مواد لڪائڻ
1 Intel F-Tile Interlaken FPGA IPDesign Exampلي يوزر گائيڊ
2 1. تڪڙي شروعات گائيڊ
3 2. ڊيزائن Exampوضاحت
4 3. F-Tile Interlaken Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ آرڪائيوز
5 4. دستاويز جي نظرثاني جي تاريخ F-Tile Interlaken Intel FPGA IP Design Exampلي يوزر گائيڊ
6 دستاويز / وسيلا
6.1 حوالو
7 لاڳاپيل پوسٽون

Intel F-Tile Interlaken FPGA IPDesign Exampلي يوزر گائيڊ

 

Intel® Quartus® Prime Design Suite لاءِ اپڊيٽ ڪيو ويو: 21.4
IP ورزن: 3.1.0

1. تڪڙي شروعات گائيڊ

F-Tile Interlaken Intel® FPGA IP ڪور هڪ سموليشن ٽيسٽ بينچ ۽ هڪ هارڊويئر ڊيزائن مهيا ڪري ٿوample جيڪو تاليف ۽ هارڊويئر ٽيسٽ کي سپورٽ ڪري ٿو. جڏهن توهان ڊزائين ٺاهي رهيا آهيو example، پيٽرولر ايڊيٽر پاڻمرادو ٺاهي ٿو fileاهو ضروري آهي ته ڊزائن کي ترتيب ڏيڻ، گڏ ڪرڻ ۽ جانچ ڪرڻ لاء.

ٽيسٽ بينچ ۽ ڊيزائن اڳوڻيample سپورٽ ڪري ٿو NRZ ۽ PAM4 موڊ F-Tile ڊوائيسز لاءِ.
F-Tile Interlaken Intel FPGA IP ڪور ٺاهي ٿو ڊيزائن examples لينن جي تعداد ۽ ڊيٽا جي شرحن جي ھيٺين سپورٽ ٿيل مجموعن لاءِ.

جدول 1. لينن جي تعداد ۽ ڊيٽا جي قيمتن جو IP سپورٽ ڪيل مجموعو
هيٺيون مجموعا سپورٽ آهن Intel Quartus® Prime Pro Edition سافٽ ويئر ورزن 21.4. سڀ
ٻيا مجموعا انٽيل ڪوارٽس پرائم پرو ايڊيشن جي مستقبل جي ورزن ۾ سپورٽ ڪيا ويندا.

FIG 1 IP لينن جي تعداد ۽ ڊيٽا جي شرحن جو مجموعو سپورٽ ڪيو

 

شڪل 1. ڊيزائن جي ترقي لاء قدم Example

FIG 2 ڊولپمينٽ مرحلا ڊيزائن لاءِ Example

(1) هي مختلف قسم Interlaken Look-side Mode کي سپورٽ ڪري ٿو.
(2) 10-لين ڪنفيگريشن ڊيزائن لاءِ، F-ٽائل کي TX PMA جي 12 لينن جي ضرورت آهي ته جيئن چينل اسڪيو کي گھٽ ڪرڻ لاءِ بانڊڊ ٽرانسيور ڪلاڪنگ کي فعال ڪري.

* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.

F-Tile Interlaken Intel FPGA IP ڪور ڊيزائن اڳوڻيampهيٺ ڏنل خاصيتن کي سپورٽ ڪري ٿو:

  • اندروني TX کان RX سيريل لوپ بڪ موڊ
  • خودڪار طور تي مقرر ٿيل سائيز پيڪيٽ ٺاهي ٿو
  • بنيادي پيڪيٽ جي چڪاس جي صلاحيتون
  • سسٽم ڪنسول استعمال ڪرڻ جي صلاحيت ٻيهر ٽيسٽ جي مقصد لاء ڊزائين ري سيٽ ڪرڻ لاء

شڪل 2. اعلي سطحي بلاڪ ڊراگرام

FIG 3 اعلي سطحي بلاڪ ڊراگرام

لاڳاپيل معلومات

  • F-Tile Interlaken Intel FPGA IP يوزر گائيڊ
  • F-Tile Interlaken Intel FPGA IP رليز نوٽس

1.1. هارڊويئر ۽ سافٽ ويئر گهرجون
اڳوڻي کي جانچڻ لاءampلي ڊيزائن، هيٺ ڏنل هارڊويئر ۽ سافٽ ويئر استعمال ڪريو:

  • Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 21.4
  • Intel Quartus Prime Pro Edition سافٽ ويئر سان دستياب سسٽم ڪنسول
  • هڪ سپورٽ سميلٽر:
    - Synopsys * VCS *
    - Synopsys VCS MX
    - Siemens* EDA ModelSim* SE يا Questa*
    - Cadence * Xcelium *
  • Intel Agilex™ I-Series Transceiver-SoC ڊولپمينٽ کٽ

1.2. ڊيزائن ٺاهڻ
شڪل 3. طريقيڪار

FIG 4 طريقيڪار

انهن قدمن تي عمل ڪريو ڊزائن ٺاهڻ لاءِ اڳampلي ۽ ٽيسٽ بينچ:

  1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، ڪلڪ ڪريو File ➤ نئون پروجيڪٽ مددگار نئون Intel Quartus Prime پروجيڪٽ ٺاهڻ لاءِ، يا ڪلڪ ڪريو File ➤ اوپن پروجيڪٽ هڪ موجوده Intel Quartus Prime پروجيڪٽ کي کولڻ لاءِ. جادوگر توهان کي هڪ ڊوائيس بيان ڪرڻ لاء اشارو ڏئي ٿو.
  2. ڊوائيس فيملي Agilex بيان ڪريو ۽ F-Tile سان ڊوائيس چونڊيو پنھنجي ڊيزائن لاءِ.
  3. IP Catalog ۾، ڳوليو ۽ ڊبل ڪلڪ ڪريو F-Tile Interlaken Intel FPGA IP. نئين IP مختلف ونڊو ظاهر ٿئي ٿي.
  4. هڪ اعلي سطحي نالو بيان ڪريو توهان جي ڪسٽم IP تبديلين لاء. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip.
  5. OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.

شڪل 4. سابقampلي ڊيزائن ٽيب

FIG 5 سابقampلي ڊيزائن ٽيب

6. IP ٽيب تي، توهان جي IP بنيادي تبديلي لاءِ پيٽرول بيان ڪريو.
7. ايڪس تيampلي ڊيزائن ٽئب، چونڊيو سموليشن آپشن ٽيسٽ بينچ ٺاهڻ لاءِ. هارڊويئر ڊيزائن ٺاهڻ لاءِ Synthesis آپشن چونڊيوampلي. توھان کي ٺاھڻ لاءِ گھٽ ۾ گھٽ ھڪڙو چونڊيو سموليشن ۽ سنٿيسس اختيارن مانampلي.
8. ٺاهيل HDL فارميٽ لاءِ، ٻئي Verilog ۽ VHDL آپشن موجود آهن.
9. ٽارگيٽ ڊولپمينٽ کٽ لاءِ، چونڊيو Agilex I-Series Transceiver-SOC ڊولپمينٽ کٽ.

نوٽ: جڏهن توهان ڊولپمينٽ کٽ اختيار چونڊيو ٿا، پن اسائنمينٽس سيٽ ڪيل آهن Intel Agilex I-Series Transceiver-SoC ڊولپمينٽ کٽ ڊيوائس پارٽ نمبر (AGIB027R31B1E2VR0) ۽ توهان جي چونڊيل ڊوائيس کان مختلف ٿي سگهن ٿيون. جيڪڏهن توهان مختلف PCB تي هارڊويئر تي ڊيزائن کي جانچڻ جو ارادو ڪيو ٿا، چونڊيو ڪو به ڊولپمينٽ کٽ اختيار نه ڪريو ۽ .qsf ۾ مناسب پن اسائنمينٽس ٺاهيو. file
10. ڪلڪ ڪريو Generate Exampلي ڊيزائن. منتخب ڪريو Exampلي ڊيزائن ڊاريڪٽري ونڊو ظاهر ٿئي ٿي.
11. جيڪڏھن توھان چاھيو ٿا ڊيزائن کي تبديل ڪريو Example ڊاريڪٽري جو رستو يا نالو ڏيکاريل ڊفالٽ مان (ilk_f_0_example_design)، نئين رستي ڏانهن براؤز ڪريو ۽ نئين ڊيزائن کي ٽائپ ڪريو example ڊاريڪٽري جو نالو.
12. ٺيڪ ڪريو ڪلڪ ڪريو.

نوٽ: F-Tile Interlaken Intel FPGA IP ڊيزائن ۾ اڳampلي، هڪ سسٽم پي ايل ايل خودڪار طور تي فوري طور تي، ۽ F-Tile Interlaken Intel FPGA IP ڪور سان ڳنڍيل آهي. سسٽم پي ايل ايل جي جوڙجڪ جو رستو ڊزائن ۾ اڳample آهي:

example_design.test_env_inst.test_dut.dut.pll

سسٽم پي ايل ايل ڊزائن ۾ اڳوڻيample شيئر ڪري ٿو ساڳيو 156.26 MHz حوالو گھڙي ٽرانسيور وانگر.

1.3. ڊاريڪٽري جي جوڙجڪ
F-Tile Interlaken Intel FPGA IP ڪور ھيٺ ڏنل ٺاھي ٿو files ڊزائن لاء
exampاليزي:
شڪل 5. ڊائريڪٽري جي جوڙجڪ

FIG 6 ڊائريڪٽري جي جوڙجڪ

ٽيبل 2. هارڊويئر ڊيزائن Example File وضاحتون
هنن files ۾ آهنample_installation_dir>/ilk_f_0_example_design ڊاريڪٽري.

FIG 7 هارڊويئر ڊيزائن Example File وضاحتون

ٽيبل 3. ٽيسٽ بينچ File وصف
هي file ۾ آهيample_installation_dir>/ilk_f_0_example_design/example_design/rtl ڊاريڪٽري.

FIG 8 ٽيسٽ بينچ File وصف

ٽيبل 4. ٽيسٽ بينچ اسڪرپٽ
هنن files ۾ آهنample_installation_dir>/ilk_f_0_example_design/example_design/testbench ڊاريڪٽري.

FIG 9 ٽيسٽ بينچ اسڪرپٽ

1.4. ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ
شڪل 6. طريقيڪار

تصوير 10 تخليق جو نمونو Exampلي ٽيسٽ بينچ

ٽيسٽ بينچ کي نقل ڪرڻ لاءِ انهن قدمن تي عمل ڪريو:

  1. ڪمانڊ پرامپٽ تي، ٽيسٽ بينچ سموليشن ڊاريڪٽري ۾ تبديل ڪريو. ڊاريڪٽري جو رستو آهيample_installation_dir>/example_design/testbench.
  2. پنھنجي پسند جي سپورٽ ٿيل سموليٽر لاءِ نقلي اسڪرپٽ ھلايو. اسڪرپٽ گڏ ڪري ٿو ۽ ٽيسٽ بينچ کي سمائيٽر ۾ هلائي ٿو. توهان جي اسڪرپٽ کي چيڪ ڪرڻ گهرجي ته SOP ۽ EOP ڳڻپ سميوليشن مڪمل ٿيڻ کان پوءِ ملن ٿا.

جدول 5. سموليشن کي هلائڻ لاءِ قدم

تصوير 11 سموليشن کي هلائڻ لاءِ مرحلا

3. نتيجن جو تجزيو ڪريو. هڪ ڪامياب تخليق پيڪٽ موڪلي ٿو ۽ وصول ڪري ٿو، ۽ "ٽيسٽ پاس ٿيل" ڏيکاري ٿو.
ڊيزائن لاء ٽيسٽ بينچ اڳوڻيampهيٺ ڏنل ڪم مڪمل ڪري ٿو:

  • فوري طور تي F-Tile Interlaken Intel FPGA IP ڪور.
  • PHY اسٽيٽس پرنٽ ڪري ٿو.
  • چيڪ ڪري ٿو ميٽا فريم هم وقت سازي (SYNC_LOCK) ۽ لفظ (بلاڪ) جون حدون
    (WORD_LOCK).
  • انتظار ڪري ٿو انفرادي لينن کي بند ڪرڻ ۽ ترتيب ڏيڻ لاءِ.
  • پيڪيٽ منتقل ڪرڻ شروع ڪري ٿو.
  • چيڪ پيڪٽ جا انگ اکر:
    - CRC24 غلطيون
    - ايس او پيز
    - EOPs

هيٺيون ايسampلي آئوٽ هڪ ڪامياب تخليق ٽيسٽ رن کي بيان ڪري ٿو:

تصوير 12 سموليشن کي هلائڻ لاءِ مرحلا

نوٽ: The Interlaken ڊيزائن exampلي سموليشن ٽيسٽ بينچ 100 پيڪيٽ موڪلي ٿو ۽ 100 پيڪٽس وصول ڪري ٿو.

هيٺيون ايسampلي آئوٽ پڌرو ڪري ٿو هڪ ڪامياب تخليق ٽيسٽ رن لاءِ Interlaken Look-side mode:

تصوير 13 سموليشن کي هلائڻ لاءِ مرحلا

تصوير 14 سموليشن کي هلائڻ لاءِ مرحلا

1.5. هارڊويئر ڊيزائن کي مرتب ڪرڻ ۽ ترتيب ڏيڻ Example

  1. اڳوڻي کي يقيني بڻايو وڃيampلي ڊيزائن جي نسل مڪمل آهي.
  2. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، Intel Quartus Prime پروجيڪٽ کوليوample_installation_dir>/example_design.qpf>.
  3. تي پروسيسنگ مينيو، ڪلڪ ڪريو ڪمپليشن شروع ڪريو.
  4. ڪامياب تاليف کان پوء، هڪ .sof file توهان جي مخصوص ڊاريڪٽري ۾ موجود آهي.
    هارڊويئر ايڪس کي پروگرام ڪرڻ لاء انهن قدمن تي عمل ڪريوampF-ٽائل سان Intel Agilex ڊوائيس تي لي ڊيزائن:
    هڪ ڊولپمينٽ کٽ کي ميزبان ڪمپيوٽر سان ڳنڍيو.
    ب. گھڙي ڪنٽرول ايپليڪيشن کي لانچ ڪريو، جيڪو ڊولپمينٽ کٽ جو حصو آھي. ڊيزائن لاء نئين تعدد مقرر ڪريو exampهيٺ ڏنل طور تي:
    • NRZ موڊ لاءِ:
    - Si5391 (U18)، OUT0: pll_ref_clk (3) جي قيمت تي مقرر ڪريو توھان جي ڊيزائن جي ضرورت مطابق.
    • PAM موڊ لاءِ:
    - Si5391 (U45)، OUT1: pll_ref_clk (3) جي قيمت تي مقرر ڪريو توھان جي ڊيزائن جي ضرورت مطابق.
    - Si5391 (U19)، OUT1: سيٽ ڪريو mac_pll_ref_clk (3) جي قيمت توهان جي ڊيزائن جي گهرج مطابق. ج. ڪلڪ ڪريو اوزار ➤ پروگرامر ➤ هارڊويئر سيٽ اپ.
    ڊي. هڪ پروگرامنگ ڊوائيس چونڊيو. Intel Agilex I-Series Transceiver-SoC ڊولپمينٽ کٽ شامل ڪريو.
    e. انهي کي يقيني بڻائي موڊ مقرر ڪيو ويو آهي JTAG.
    f. Intel Agilex I-Series ڊوائيس چونڊيو ۽ ڪلڪ ڪريو ڊوائيس شامل ڪريو. پروگرامر توهان جي بورڊ تي ڊوائيسز جي وچ ۾ ڪنيڪشن جو هڪ خاڪو ڏيکاري ٿو.
    جي. لاء باڪس چيڪ ڪريو.صوف.
    ايڇ. دٻي ۾ چيڪ ڪريو پروگرام / ترتيب ڪالم.
    i. ڪلڪ ڪريو شروع.

1.6. ٽيسٽ هارڊويئر ڊيزائن Example
توهان جي مرتب ڪرڻ کان پوءِ F-Tile Interlaken Intel FPGA IP ڊيزائن example ۽ توهان جي ڊوائيس کي ترتيب ڏيو، توهان IP ڪور ۽ ان جي رجسٽر کي پروگرام ڪرڻ لاء سسٽم ڪنسول استعمال ڪري سگهو ٿا.

سسٽم ڪنسول کي آڻڻ لاءِ انهن قدمن تي عمل ڪريو ۽ هارڊويئر ڊيزائن کي ٽيسٽ ڪريوampاليزي:

FIG 15 هارڊويئر ڊيزائن جي جاچ ڪندي Example

FIG 16 هارڊويئر ڊيزائن جي جاچ ڪندي Example

  • CRC32، CRC24، ۽ چيڪر لاءِ ڪابه غلطي ناهي.
  • منتقل ٿيل SOPs ۽ EOPs کي مليل SOPs ۽ EOPs سان ملائڻ گھرجي.

هيٺيون ايسampلي آئوٽ انٽرليڪن موڊ ۾ ڪامياب ٽيسٽ رن کي بيان ڪري ٿو:

FIG 17 هارڊويئر ڊيزائن جي جاچ ڪندي Example

هيٺيون ايسampلي آئوٽ پڌرو ڪري ٿو هڪ ڪامياب ٽيسٽ رن ۾ Interlaken Lookaside mode:

FIG 18

 

2. ڊيزائن Exampوضاحت

ڊزائن جو مثالample Interlaken IP core جي ڪارڪردگيءَ کي ظاھر ڪري ٿو.

2.1. ڊيزائن Exampاجزاء
سابقampلي ڊيزائن سسٽم ۽ پي ايل ايل ريفرنس ڪلاڪ ۽ گهربل ڊيزائن اجزاء کي ڳنڍي ٿو. سابقampلي ڊيزائن IP ڪور کي اندروني لوپ بڪ موڊ ۾ ترتيب ڏئي ٿو ۽ IP ڪور TX صارف ڊيٽا جي منتقلي انٽرفيس تي پيڪيٽ ٺاهي ٿو. IP ڪور انهن پيڪن کي اندروني لوپ بڪ رستي تي ٽرانسيور ذريعي موڪلي ٿو.

IP ڪور رسيور کان پوءِ لوپ بڪ رستي تي پيڪٽس وصول ڪري ٿو، اهو انٽرليڪن پيڪٽس کي پروسيس ڪري ٿو ۽ انهن کي RX صارف ڊيٽا جي منتقلي انٽرفيس تي منتقل ڪري ٿو. سابقampلي ڊيزائن چيڪ ڪري ٿو ته پيڪيٽ مليل ۽ منتقل ٿيل ميچ.

F-Tile Interlaken Intel FPGA IP ڊيزائن اڳوڻيampهيٺ ڏنل اجزاء شامل آهن:

  1. F-Tile Interlaken Intel FPGA IP ڪور
  2. پيڪٽ جنريٽر ۽ پيڪٽ چيڪ ڪندڙ
  3. ايف ٽائل ريفرنس ۽ سسٽم PLL گھڙي Intel FPGA IP ڪور

2.2. ڊيزائن Exampلي فلو
F-Tile Interlaken Intel FPGA IP هارڊويئر ڊيزائن exampهيٺ ڏنل قدمن کي مڪمل ڪري ٿو:

  1. ري سيٽ ڪريو ايف ٽائل انٽرليڪن انٽيل FPGA IP ۽ F-ٽائل.
  2. Interlaken IP (سسٽم ري سيٽ) ۽ F-tile TX (tile_tx_rst_n) تي ري سيٽ جاري ڪريو.
  3. F-Tile Interlaken Intel FPGA IP کي اندروني لوپ بيڪ موڊ ۾ ترتيب ڏئي ٿو.
  4. F-tile RX (tile_rx_rst_n) جي ري سيٽ جاري ڪريو.
  5. آئي پي ڪور جي TX صارف ڊيٽا جي منتقلي انٽرفيس کي پيل لوڊ ۾ اڳواٽ بيان ڪيل ڊيٽا سان انٽرليڪن پيڪٽس جو هڪ وهڪرو موڪلي ٿو.
  6. وصول ٿيل پيڪن کي چيڪ ڪري ٿو ۽ اسٽيٽس کي رپورٽ ڪري ٿو. هارڊويئر ڊيزائن ۾ شامل ٿيل پيڪٽ چيڪرample هيٺ ڏنل بنيادي پيڪيٽ چيڪنگ صلاحيتون مهيا ڪري ٿو:
    • چيڪ ڪريو ته منتقل ٿيل پيڪٽ جي ترتيب صحيح آهي.
    • چيڪ ڪري ٿو ته موصول ٿيل ڊيٽا متوقع قدرن سان ملي ٿي، ٻنهي کي يقيني بڻائي ٿي ته پيڪٽ جي شروعات (SOP) ۽ پيڪٽ جي پڇاڙي (EOP) جي ڳڻپ جي ترتيب سان ڊيٽا منتقل ۽ وصول ڪئي پئي وڃي.

* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.

2.3. انٽرفيس سگنل
ٽيبل 6. ڊيزائن Exampلي انٽرفيس سگنل

FIG 19 ڊيزائن Exampلي انٽرفيس سگنل

2.4. نقشو رجسٽر ڪريو

نوٽ:

  • ڊيزائن Example رجسٽر ايڊريس 0x20** سان شروع ٿئي ٿو جڏهن ته Interlaken IP ڪور رجسٽر ايڊريس 0x10** سان شروع ٿئي ٿو.
  • F-ٽائل PHY رجسٽر ايڊريس 0x30** سان شروع ٿئي ٿو جڏهن ته F-ٽائل FEC رجسٽر ايڊريس 0x40** سان شروع ٿئي ٿو. FEC رجسٽر صرف PAM4 موڊ ۾ موجود آهي.
  • رسائي ڪوڊ: RO-صرف پڙھڻ، ۽ RW-پڙھو/لکيو.
  • سسٽم ڪنسول پڙهي ٿو ڊيزائن example رجسٽر ڪري ٿو ۽ اسڪرين تي ٽيسٽ اسٽيٽس جي رپورٽ ڪري ٿو.

ٽيبل 7. ڊيزائن Example رجسٽر نقشو

FIG 20 ڊيزائن Example رجسٽر نقشو

FIG 21 ڊيزائن Example رجسٽر نقشو

FIG 22 ڊيزائن Example رجسٽر نقشو

ٽيبل 8. ڊيزائن Exampلي رجسٽر نقشي لاءِ Interlaken Look-side Design Example
ھن رجسٽري نقشي کي استعمال ڪريو جڏھن توھان ٺاھيو ٺاھيو exampان سان گڏ انٽرلڪن ڏسندڙ موڊ پيراميٽر کي چالو ڪيو.

FIG 24 ڊيزائن Exampلي رجسٽر نقشي لاءِ Interlaken Look-side Design Example

FIG 25 ڊيزائن Exampلي رجسٽر نقشي لاءِ Interlaken Look-side Design Example

FIG 26 ڊيزائن Exampلي رجسٽر نقشي لاءِ Interlaken Look-side Design Example

2.5. ري سيٽ ڪريو
F-Tile Interlaken Intel FPGA IP ڪور ۾، توهان ري سيٽ شروع ڪريو (reset_n=0) ۽ رکو جيستائين IP ڪور واپس نه اچي ري سيٽ اقرار (reset_ack_n=0). ريٽ هٽائڻ کان پوءِ (reset_n=1)، ريٽيٽ جو اعتراف ان جي ابتدائي حالت ڏانهن موٽندو آهي (reset_ack_n=1). ڊزائن ۾ اڳوڻيample، هڪ rst_ack_sticky رجسٽر رکي ٿو ري سيٽ قبول ڪرڻ جي دعويٰ ۽ پوءِ ريٽرن کي هٽائڻ جي شروعات ڪري ٿو (reset_n=1). توھان استعمال ڪري سگھوٿا متبادل طريقا جيڪي توھان جي ڊيزائن جي ضرورتن کي پورو ڪن.

اهم: ڪنهن به حالت ۾ جتي اندروني سيريل لوپ بڪ گهربل هجي، توهان کي هڪ مخصوص ترتيب ۾ F-ٽائل جي TX ۽ RX کي الڳ الڳ ڇڏڻ گهرجي. وڌيڪ معلومات لاءِ سسٽم ڪنسول اسڪرپٽ ڏانهن رجوع ڪريو.

شڪل 7. NRZ موڊ ۾ ترتيب ترتيب ڏيو

FIG 27 NRZ موڊ ۾ ترتيب ترتيب ڏيو

شڪل 8. PAM4 موڊ ۾ ترتيب ترتيب ڏيو

FIG 28 NRZ موڊ ۾ ترتيب ترتيب ڏيو

 

3. F-Tile Interlaken Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ آرڪائيوز

جيڪڏهن هڪ IP ڪور نسخو درج نه ڪيو ويو آهي، اڳوڻي IP ڪور ورزن لاء صارف گائيڊ لاڳو ٿئي ٿو.

FIG 29 NRZ موڊ ۾ ترتيب ترتيب ڏيو

 

4. دستاويز جي نظرثاني جي تاريخ F-Tile Interlaken Intel FPGA IP Design Exampلي يوزر گائيڊ

FIG 30 دستاويز جي نظرثاني جي تاريخ F-Tile Interlaken Intel FPGA IP Design Exampلي يوزر گائيڊ

 

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. انٽيل پنهنجي FPGA ۽ سيمڪڊڪٽر پراڊڪٽس جي ڪارڪردگي کي موجوده تائين ڏئي ٿو
Intel جي معياري وارنٽي جي مطابق وضاحتون، پر بغير اطلاع جي ڪنهن به وقت ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪا به ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ مصنوعات يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.

 

هن دستور بابت وڌيڪ پڙهو ۽ PDF ڊائون لوڊ ڪريو:

دستاويز / وسيلا

Intel F-Tile Interlaken FPGA IPDesign Example [pdf] استعمال ڪندڙ ھدايت
F-Tile Interlaken FPGA IPDesign Example

حوالو

لاڳاپيل پوسٽون