intel لوگوIntel® FPGA P-Tile Avalon ®
PCI ايڪسپريس لاءِ اسٽريمنگ IP*
ڊيزائن Exampلي يوزر گائيڊ
Intel® لاءِ اپڊيٽ ڪيو ويو
Quartus® پرائم ڊيزائن سوٽ: 21.3
IP ورزن: 6.0.0
استعمال ڪندڙ ھدايت

مواد لڪائڻ
1 ڊيزائن Exampوضاحت
2 تڪڙو شروع ھدايت
3 PCI ايڪسپريس ڊيزائن لاءِ پي ٽائل Avalon اسٽريمنگ IP
4 Intel P-Tile Avalon لاءِ دستاويز جي نظرثاني جي تاريخ
5 دستاويز / وسيلا
5.1 حوالو
6 لاڳاپيل پوسٽون

ڊيزائن Exampوضاحت

1.1. پروگرام ٿيل ان پٽ/آئوٽ پٽ (PIO) ڊيزائن لاءِ فنڪشنل وضاحت Example

PIO ڊيزائن اڳوڻيample هڪ ميزبان پروسيسر کان ٽارگيٽ ڊيوائس تائين ياداشت جي منتقلي کي انجام ڏئي ٿو. هن ۾ اڳوڻيampلي، ميزبان پروسيسر درخواست ڪري ٿو اڪيلو لفظ MemRd ۽ emWr
TLPs.
PIO ڊيزائن اڳوڻيample خودڪار طريقي سان ٺاهي ٿو fileانٽيل پرائم سافٽ ويئر ۾ تخليق ۽ مرتب ڪرڻ ضروري آهي. ڊزائن جو مثالample پيراگراف جي هڪ وسيع رينج تي پکڙيل آهي. بهرحال، اهو PCIe لاءِ P-Tile Hard IP جي سڀني ممڪن پيرا ميٽرائيزيشن کي ڍڪي نٿو سگهي.
هي ڊزائن اڳوڻيampهيٺ ڏنل اجزاء شامل آهن:

  • ٺاهيل P-Tile Avalon Streaming Hard IP Endpoint variant (DUT) توهان جي بيان ڪيل پيٽرولن سان. هي جزو ڊرائيو ڪري ٿو TLP ڊيٽا وصول ڪري ٿو PIO ايپليڪيشن کي
  • PIO ايپليڪيشن (APPS) جزو، جيڪو PCI ايڪسپريس TLPs ۽ سادي Avalon-MM جي وچ ۾ ضروري ترجمي کي انجام ڏئي ٿو ۽ آنچپ ميموري کي پڙهي ٿو.
  • هڪ آن-چپ ميموري (MEM) جزو. 1 × 16 ڊيزائن لاءِ اڳampلي، آن-چپ ميموري هڪ 16 KB ميموري بلاڪ تي مشتمل آهي. 2 × 8 ڊيزائن لاءِ اڳampلي، آن-چپ ميموري ٻن 16 KB ميموري بلاڪ تي مشتمل آهي.
  • ري سيٽ رليز IP: هي IP ڪنٽرول سرڪٽ کي ري سيٽ ۾ رکي ٿو جيستائين ڊوائيس مڪمل طور تي صارف موڊ ۾ داخل نه ٿئي. FPGA اشارو ڏئي ٿو INIT_DONE آئوٽ پٽ سگنل ڏيڻ لاءِ ته ڊوائيس صارف موڊ ۾ آهي. ري سيٽ رليز IP nINIT_DONE آئوٽ پٽ ٺاهڻ لاءِ اندروني INIT_DONE سگنل جو هڪ انوٽو ورزن ٺاهي ٿو جيڪو توهان پنهنجي ڊيزائن لاءِ استعمال ڪري سگهو ٿا. nINIT_DONE سگنل تيز آهي جيستائين سڄو ڊوائيس صارف موڊ ۾ داخل نه ٿئي. nINIT_DONE اصرار ڪرڻ کان پوءِ (گهٽ)، سڀ منطق يوزر موڊ ۾ آهي ۽ عام طور تي هلندي آهي. توھان ھيٺ ڏنل طريقن مان ھڪڙي طريقي سان nINIT_DONE سگنل استعمال ڪري سگھو ٿا:
    • بيروني يا اندروني ري سيٽ ڪرڻ لاءِ.
    • ٽرانسيور ۽ I/O PLLs ڏانهن ري سيٽ ان پٽ کي گيٽ ڪرڻ لاءِ.
    • گيٽ کي لکڻ لاءِ ڊزائين بلاڪ کي فعال ڪريو جهڙوڪ ايمبيڊڊ ميموري بلاڪ، اسٽيٽ مشين، ۽ شفٽ رجسٽر.
    • هم وقت سازي سان ڊرائيو ڪرڻ لاءِ رجسٽر ري سيٽ ان پٽ بندرگاهن کي پنهنجي ڊيزائن ۾.

سموليشن ٽيسٽ بينچ پي آءِ او ڊيزائن کي فوري ڪري ٿوample ۽ هڪ روٽ پورٽ BFM ٽارگيٽ جي آخر پوائنٽ سان انٽرفيس ڪرڻ لاء.
Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.
ISO 9001:2015 رجسٽر ٿيل
شڪل 1. پليٽ فارم ڊيزائنر PIO 1×16 ڊيزائن Ex. لاءِ بلاڪ ڊاگرامample Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 5

شڪل 2. پليٽ فارم ڊيزائنر PIO 2×8 ڊيزائن Ex. لاءِ بلاڪ ڊاگرامample Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 6

ٽيسٽ پروگرام لکي ٿو ۽ پڙهي ٿو واپس ڊيٽا کي ساڳئي هنڌ کان آن-چپ ميموري ۾. اهو متوقع نتيجو پڙهڻ واري ڊيٽا کي موازنہ ڪري ٿو. ٽيسٽ رپورٽون، "ڪامياب مڪمل ٿيڻ جي ڪري سموليشن بند ٿي وئي" جيڪڏهن ڪا غلطي نه ٿئي. پي ٽائل Avalon
اسٽريمنگ ڊيزائن Example هيٺ ڏنل ترتيبن کي سپورٽ ڪري ٿو:

  • Gen4 x16 آخر پوائنٽ
  • Gen3 x16 آخر پوائنٽ
  • Gen4 x8x8 آخر پوائنٽ
  • Gen3 x8x8 آخر پوائنٽ

نوٽ: PCIe x8x8 PIO ڊيزائن لاءِ سموليشن ٽيسٽ بينچ example هڪ واحد PCIe x8 لنڪ لاءِ ترتيب ڏنل آهي جيتوڻيڪ حقيقي ڊيزائن کي ٻه PCIe x8 لنڪ لاڳو ڪري ٿو.
نوٽ: هي ڊزائن اڳوڻيample صرف PCI ايڪسپريس لاءِ P-tile Avalon Streaming IP جي پيرا ميٽر ايڊيٽر ۾ ڊفالٽ سيٽنگن کي سپورٽ ڪري ٿو.
شڪل 3. پليٽ فارم ڊيزائنر سسٽم مواد P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
پليٽ فارم ڊيزائنر هن ڊيزائن کي Gen4 x16 مختلف قسمن لاءِ ٺاهي ٿو.

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 7

شڪل 4. پليٽ فارم ڊيزائنر سسٽم مواد P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
پليٽ فارم ڊيزائنر هن ڊيزائن کي Gen4 x8x8 مختلف قسمن لاءِ ٺاهي ٿو.

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 8

1.2. سنگل روٽ I/O ورچوئلائيزيشن (SR-IOV) ڊيزائن لاءِ فنڪشنل وضاحت Example
SR-IOV ڊيزائن Example هڪ ميزبان پروسيسر کان ٽارگيٽ ڊيوائس تائين ياداشت جي منتقلي کي انجام ڏئي ٿو. اهو سپورٽ ڪري ٿو ٻه PFs ۽ 32 VFs في PF تائين.
SR-IOV ڊيزائن Example خودڪار طريقي سان ٺاهي ٿو fileIntel Quartus Prime سافٽ ويئر ۾ تخليق ۽ مرتب ڪرڻ ضروري آهي. توھان ڊائون لوڊ ڪري سگھوٿا مرتب ڪيل ڊيزائن کي
هڪ Intel Stratix® 10 DX ڊولپمينٽ کٽ يا هڪ Intel Agilex™ ڊولپمينٽ کٽ.
هي ڊزائن اڳوڻيampهيٺ ڏنل اجزاء شامل آهن:

  • ٺاهيل P-Tile Avalon Streaming (Avalon-ST) IP Endpoint variant (DUT) توهان جي بيان ڪيل پيرا ميٽرن سان. هي حصو وصول ٿيل TLP ڊيٽا کي SR-IOV ايپليڪيشن ڏانهن هلائي ٿو.
  • SR-IOV ايپليڪيشن (APPS) جزو، جيڪو PCI ايڪسپريس TLPs ۽ سادي Avalon-ST جي وچ ۾ ضروري ترجمي کي انجام ڏئي ٿو ۽ آن-چپ ميموري کي پڙهي ٿو. SR-IOV APPS جزو لاءِ، هڪ ميموري پڙهڻ واري TLP ڊيٽا سان گڏ هڪ مڪمل ٿيڻ پيدا ڪندي.
    • هڪ SR-IOV ڊيزائن لاءِ example ٻه PFs ۽ 32 VFs في PF سان، اتي 66 ميموري جڳھون آھن جيڪي ڊزائين اڳampتائين رسائي ڪري سگهو ٿا. ٻه PFs ٻه ميموري جڳهن تائين رسائي ڪري سگهن ٿا، جڏهن ته 64 VFs (2 x 32) 64 ميموري جڳهن تائين رسائي ڪري سگهن ٿا.
  • هڪ ري سيٽ رليز IP.
    سموليشن ٽيسٽ بينچ SR-IOV ڊيزائن اڳوڻيample ۽ هڪ روٽ پورٽ BFM ٽارگيٽ جي آخر پوائنٽ سان انٽرفيس ڪرڻ لاء.

شڪل 5. پليٽ فارم ڊيزائنر SR-IOV 1×16 ڊيزائن Example Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 1

شڪل 6. پليٽ فارم ڊيزائنر SR-IOV 2×8 ڊيزائن Example Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 2

ٽيسٽ پروگرام 2 PFs ۽ 32 VFs في PF تي آن-چپ ميموري ۾ ساڳئي هنڌ کان ڊيٽا کي لکي ٿو ۽ پڙهي ٿو. اهو توقع سان پڙهيل ڊيٽا جي ڀيٽ ڪري ٿو
نتيجو. ٽيسٽ رپورٽون، "ڪامياب مڪمل ٿيڻ جي ڪري سموليشن بند ٿي وئي" جيڪڏهن ڪا غلطي نه ٿئي.
SR-IOV ڊيزائن Example هيٺ ڏنل ترتيبن کي سپورٽ ڪري ٿو:

  • Gen4 x16 آخر پوائنٽ
  • Gen3 x16 آخر پوائنٽ
  • Gen4 x8x8 آخر پوائنٽ
  • Gen3 x8x8 آخر پوائنٽ

شڪل 7. پليٽ فارم ڊيزائنر سسٽم مواد P-Tile Avalon-ST لاءِ SR-IOV سان PCI ايڪسپريس 1×16 ڊيزائن Example

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 3

شڪل 8. پليٽ فارم ڊيزائنر سسٽم مواد P-Tile Avalon-ST لاءِ SR-IOV سان PCI ايڪسپريس 2×8 ڊيزائن Example

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 4

تڪڙو شروع ھدايت

Intel Quartus Prime سافٽ ويئر استعمال ڪندي، توهان ٺاهي سگهو ٿا هڪ پروگرام ٿيل I/O (PIO) ڊيزائن اڳampپي سي آئي ايڪسپريس * IP ڪور لاءِ Intel FPGA P-Tile Avalon-ST Hard IP لاءِ. ٺاهيل ڊيزائن Example انهن پيراگرافن کي ظاهر ڪري ٿو جيڪي توهان بيان ڪيو ٿا. PIO سابقampلي ڊيٽا کي ميزبان پروسيسر کان ٽارگيٽ ڊيوائس ڏانهن منتقل ڪري ٿو. اهو گهٽ بينڊوڊٿ ايپليڪيشنن لاءِ مناسب آهي. هي ڊزائن اڳوڻيample خودڪار طريقي سان ٺاهي ٿو fileIntel Quartus Prime سافٽ ويئر ۾ تخليق ۽ مرتب ڪرڻ ضروري آهي. توھان ڊائون لوڊ ڪري سگھوٿا مرتب ڪيل ڊيزائن کي پنھنجي FPGA ڊولپمينٽ بورڊ ڏانھن. ڪسٽم هارڊويئر تي ڊائون لوڊ ڪرڻ لاء، Intel Quartus Prime سيٽنگون تازه ڪاري ڪريو File (.qsf) صحيح پن تفويض سان. شڪل 9. ڊيزائن جي ترقي لاء قدم Example

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 9

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.
ISO 9001:2015 رجسٽر ٿيل
2.1. ڊاريڪٽري جي جوڙجڪ
شڪل 10. ٺاهيل ڊيزائن لاء ڊائريڪٽري جي جوڙجڪ Example

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 10

2.2. ڊيزائن ٺاهڻ Example
شڪل 11. طريقيڪار

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 11

  1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، هڪ نئون منصوبو ٺاهيو (File ➤ نئون پروجيڪٽ مددگار).
  2. ڊاريڪٽري، نالو، ۽ اعلي سطحي ادارو بيان ڪريو.
  3. پروجيڪٽ جي قسم لاء، ڊفالٽ قدر قبول ڪريو، خالي منصوبو. ڪلڪ اڳيون.
  4. شامل ڪرڻ لاء Files اڳيون ڪلڪ ڪريو.
  5. فيملي، ڊيوائس ۽ بورڊ سيٽنگز لاءِ فيملي تحت، چونڊيو Intel Agilex يا Intel Stratix 10.
  6. جيڪڏهن توهان آخري قدم ۾ Intel Stratix 10 چونڊيو، چونڊيو Stratix 10 DX ڊوائيس پل-ڊائون مينيو ۾.
  7. توھان جي ڊزائين لاء ھدف ڊيوائس چونڊيو.
  8. ڪلڪ ڪريو ختم.
  9. IP Catalog ۾ ڳوليو ۽ شامل ڪريو Intel P-Tile Avalon-ST Hard IP PCI Express لاءِ.
  10. نئين IP مختلف ڊائلاگ باڪس ۾، توهان جي IP لاء نالو بيان ڪريو. ڪلڪ ڪريو ٺاھيو.
  11. مٿي-سطح سيٽنگون ۽ PCIe * سيٽنگون ٽيب تي، توهان جي IP جي تبديلي لاءِ پيٽرول بيان ڪريو. جيڪڏهن توهان استعمال ڪري رهيا آهيو SR-IOV ڊيزائن example، SR-IOV کي فعال ڪرڻ لاءِ هيٺيان قدم ڪريو:
    هڪ تي PCIe * ڊوائيس ٽيب هيٺ PCIe * PCI ايڪسپريس / PCI صلاحيتون ٽئب، دٻي کي چيڪ ڪريو گھڻن جسماني افعال کي فعال ڪريو.
    ب. PCIe* Multifunction ۽ SR-IOV سسٽم سيٽنگون ٽيب تي، باڪس چيڪ ڪريو SR-IOV سپورٽ کي فعال ڪريو ۽ PFs ۽ VFs جو تعداد بيان ڪريو. x8 ترتيبن لاءِ، دٻن کي چيڪ ڪريو گھڻن جسماني ڪمن کي فعال ڪريو ۽ SR-IOV سپورٽ کي فعال ڪريو PCIe0 ۽ PCIe1 ٽيب لاءِ.
    ج. PCIe * MSI-X ٽيب تي PCIe * PCI ايڪسپريس / PCI قابليت واري ٽيب جي تحت، MSI-X خصوصيت کي گهربل طور تي فعال ڪريو.
    ڊي. PCIe * بيس ايڊريس رجسٽرز ٽيب تي، PF ۽ VF ٻنهي لاءِ BAR0 کي فعال ڪريو.
    e. ٻيا پيٽرولر سيٽنگون هن ڊيزائن لاء سپورٽ نه آهن exampلي.
  12. تي Example Designs ٽئب، ھيٺيون چونڊون ڪريو:
    هڪ For Exampلي ڊزائن Files، سموليشن ۽ سنٿيسس جا آپشن آن ڪريو.
    جيڪڏهن توهان کي ضرورت ناهي ته اهي تخليق يا سنسڪرت files، لاڳاپيل آپشن(s) کي بند ڪرڻ سان خاص طور تي گھٽجي ٿو exampلي ڊيزائن جي نسل جو وقت.
    ب. ٺاهيل HDL فارميٽ لاءِ، موجوده رليز ۾ صرف Verilog موجود آهي.
    ج. ٽارگيٽ ڊولپمينٽ کٽ لاءِ، يا ته چونڊيو Intel Stratix 10 DX P-Tile ES1 FPGA ڊولپمينٽ کٽ، Intel Stratix 10 DX P-Tile Production FPGA ڊولپمينٽ کٽ يا Intel Agilex F-Series P-Tile ES0 FPGA ڊولپمينٽ کٽ.
    13. منتخب ڪريو Generate Exampلي ڊيزائن ٺاهڻ لاء ڊزائينز exampجنهن کي توهان نقل ڪري سگهو ٿا ۽ هارڊويئر تي ڊائون لوڊ ڪري سگهو ٿا. جيڪڏهن توهان P-Tile ڊولپمينٽ بورڊن مان هڪ کي چونڊيو ٿا، ته ان بورڊ تي ڊيوائس ان ڊيوائس کي اوور رائٽ ڪري ٿي جيڪا اڳ ۾ Intel Quartus Prime پروجيڪٽ ۾ چونڊيل هئي جيڪڏهن ڊوائيس مختلف آهن. جڏهن پرامٽ توهان کان پڇي ٿو ته توهان جي اڳوڻي لاء ڊاريڪٽري جي وضاحت ڪريوample design، توهان قبول ڪري سگهو ٿا ڊفالٽ ڊاريڪٽري، ./intel_pcie_ptile_ast_0_example_design، يا ٻيو ڊاريڪٽري چونڊيو.
    شڪل 12. Exampلي ڊيزائنز ٽيب
    Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 12
  13. ڪلڪ ڪريو ختم. توهان پنهنجي .ip بچائي سگهو ٿا file جڏهن اشارو ڪيو ويو، پر اهو ضروري ناهي ته اڳ استعمال ڪرڻ جي قابل هجيampلي ڊيزائن.
  14. اڳوڻي کوليوampلي ڊيزائن پروجيڪٽ.
  15. اڳوڻي کي گڏ ڪريوampلي ڊيزائن پروجيڪٽ .sof پيدا ڪرڻ لاء file مڪمل اڳوڻي لاءampلي ڊيزائن. هي file اهو آهي جيڪو توهان هارڊويئر جي تصديق ڪرڻ لاءِ بورڊ تي ڊائون لوڊ ڪريو ٿا.
  16. پنهنجو اڳوڻو بند ڪريوampلي ڊيزائن پروجيڪٽ.
    نوٽ ڪريو ته توھان تبديل نٿا ڪري سگھو PCIe پن مختص Intel Quartus Prime پروجيڪٽ ۾. تنهن هوندي، پي سي بي جي رستي کي آسان ڪرڻ لاء، توهان صلاح ڪري سگهو ٿاtagلين ريورسل ۽ پولارٽي انورسيشن فيچرز جو e هن IP جي مدد سان.

2.3. ڊيزائن جو نمونو Example
سموليشن سيٽ اپ ۾ روٽ پورٽ بس فنڪشنل ماڊل (BFM) جو استعمال شامل آهي P-tile Avalon Streaming IP for PCIe (DUT) کي مشق ڪرڻ لاءِ جيئن هيٺ ڏنل ڏيکاريل آهي.
شڪل.
شڪل 13. PIO ڊيزائن Example Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 13

ٽيسٽ بينچ ۽ ان ۾ ماڊلز تي وڌيڪ تفصيل لاءِ، صفحي 15 تي Testbench جو حوالو ڏيو.
هيٺيون وهڪري ڊراگرام ڏيکاري ٿو قدمن کي ڊزائين ڪرڻ لاءِ اڳئينampاليزي:
شڪل 14. عمل

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 14

  1.  ٽيسٽ بينچ سموليشن ڊاريڪٽري ۾ تبديل ڪريو، pcie_ed_tb/pcie_ed_tb/sim/ /سموليٽر.
  2. پنھنجي پسند جي سموليٽر لاءِ نقلي اسڪرپٽ ھلايو. هيٺ ڏنل جدول ڏانهن رجوع ڪريو.
  3. نتيجن جو تجزيو ڪريو.

نوٽ: P-Tile متوازي PIPE سموليشن کي سپورٽ نٿو ڪري.
ٽيبل 1. سموليشن کي هلائڻ لاءِ قدم

سمائيٽر ڪم ڪندڙ ڊاريڪٽري هدايتون
ModelSim * SE، Siemens * EDA QuestaSim * - Intel FPGA ايڊيشن <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. vsim کي سڏ ڪريو (vsim ٽائپ ڪندي، جيڪو هڪ ڪنسول ونڊو آڻيندو آهي جتي توهان هيٺ ڏنل حڪمن کي هلائي سگهو ٿا).
2. do msim_setup.tcl
نوٽ: متبادل طور تي، قدم 1 ۽ 2 ڪرڻ بدران، توھان ٽائيپ ڪري سگھو ٿا: vsim -c -do msim_setup.tcl.
3. ld_debug
4. رن - سڀ
5. ھڪڙي ڪامياب تخليق ھيٺ ڏنل پيغام سان ختم ٿئي ٿي، "ڪامياب مڪمل ٿيڻ سبب سموليشن بند ٿي ويو!"
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. ٽائپ ڪريو sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
جاري رهيو…
سمائيٽر ڪم ڪندڙ ڊاريڪٽري هدايتون
    نوٽ: مٿي ڏنل حڪم هڪ واحد لائن حڪم آهي.
2. ھڪڙي ڪامياب تخليق ھيٺ ڏنل پيغام سان ختم ٿئي ٿي، "ڪامياب مڪمل ٿيڻ سبب سموليشن بند ٿي ويو!"
نوٽ: انٽرايڪٽو موڊ ۾ سموليشن کي هلائڻ لاءِ، هيٺيان قدم استعمال ڪريو: (جيڪڏهن توهان اڳ ۾ ئي ٺاهيل آهي simv executable غير انٽرايڪٽو موڊ ۾، simv ۽ simv.diadir کي حذف ڪريو)
1. کوليو vcs_setup.sh file ۽ VCS ڪمانڊ ۾ ڊيبگ آپشن شامل ڪريو: vcs -debug_access+r
2. ٺاھ جوڙ ٺاھيو example: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. انٽرايڪٽو موڊ ۾ تخليق کي شروع ڪريو:
simv -gui ۽

هي ٽيسٽ بينچ هڪ Gen4 x16 مختلف قسم جي ترتيب ڏئي ٿو.
سميوليشن رپورٽون، "ڪافي مڪمل ٿيڻ جي ڪري سموليشن بند ٿي وئي" جيڪڏهن ڪا غلطي نه ٿئي.
2.3.1. ٽيسٽ بينچ
ٽيسٽ بينچ استعمال ڪري ٿو ٽيسٽ ڊرائيور ماڊل، altpcietb_bfm_rp_gen4_x16.sv، ترتيب ڏيڻ ۽ ميموري ٽرانزيڪشن کي شروع ڪرڻ لاء. شروع ٿيڻ تي، ٽيسٽ ڊرائيور ماڊل روٽ پورٽ ۽ انڊ پوائنٽ ڪنفيگريشن اسپيس رجسٽرز مان معلومات ڏيکاري ٿو، ته جيئن توهان پيرا ميٽر ايڊيٽر کي استعمال ڪندي بيان ڪيل پيرا ميٽرن سان لاڳاپو ڪري سگهو.
سابقampلي ڊيزائن ۽ ٽيسٽ بينچ متحرڪ طور تي ٺاهيا ويا آهن ترتيب جي بنياد تي جيڪا توهان PCIe لاءِ P-Tile IP لاءِ چونڊيندا آهيو. ٽيسٽ بينچ اهي پيرا ميٽر استعمال ڪري ٿو جيڪي توهان انٽيل ڪوارٽس پرائم ۾ پيراميٽر ايڊيٽر ۾ بيان ڪيو ٿا. هي testbench سيريل PCI ايڪسپريس انٽرفيس استعمال ڪندي هڪ × 16 PCI ايڪسپريس لنڪ تائين نقل ڪري ٿو. ٽيسٽ بينچ ڊيزائن هڪ وقت ۾ هڪ کان وڌيڪ PCI ايڪسپريس لنڪ کي نقل ڪرڻ جي اجازت ڏئي ٿي. هيٺ ڏنل انگ اکر هڪ اعلي سطح پيش ڪري ٿو view PIO ڊيزائن جو exampلي.
شڪل 15. PIO ڊيزائن Example Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 15

ٽيسٽ بينچ جي مٿين سطح هيٺ ڏنل مکيه ماڊلز کي ترتيب ڏئي ٿو:

  • altpcietb_bfm_rp_gen4x16.sv - ھي آھي روٽ پورٽ PCIe BFM.
    // ڊاريڪٽري جو رستو
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /سم
  • pcie_ed_dut.ip: ھي آخري پوائنٽ ڊيزائن آھي جنھن کي توھان بيان ڪيو آھي.
    // ڊاريڪٽري جو رستو
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: ھي ماڊل ھڪڙو ھدف آھي ۽ ٽرانزيڪشن جي شروعات ڪندڙ آھي PIO ڊيزائن ex.ampلي.
    // ڊاريڪٽري جو رستو
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: ھي ماڊل ھڪڙو ھدف آھي ۽ ٽرانزيڪشن جي شروعات ڪندڙ SR-IOV ڊيزائن ex.ampلي.
    // ڊاريڪٽري جو رستو
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

شڪل 16. SR-IOV ڊيزائن Example Simulation Testbench

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 16

اضافي طور تي، ٽيسٽ بينچ ۾ معمولات آهن جيڪي هيٺيان ڪم انجام ڏين ٿا:

  • گھربل تعدد تي آخري پوائنٽ لاء ريفرنس ڪلاڪ ٺاھي ٿو.
  • شروع ڪرڻ تي هڪ PCI ايڪسپريس ري سيٽ مهيا ڪري ٿي.

روٽ پورٽ BFM تي وڌيڪ تفصيلن لاءِ، پي سي آئي ايڪسپريس يوزر گائيڊ لاءِ Intel FPGA P-Tile Avalon اسٽريمنگ IP جو TestBench باب ڏسو.
لاڳاپيل معلومات
Intel FPGA P-Tile Avalon اسٽريمنگ IP PCI ايڪسپريس يوزر گائيڊ لاءِ
2.3.1.1. ٽيسٽ ڊرائيور ماڊل
ٽيسٽ ڊرائيور ماڊل، intel_pcie_ptile_tbed_hwtcl.v، اعلي سطحي BFM، altpcietb_bfm_top_rp.v.
اعليٰ سطحي BFM ھيٺين ڪمن کي مڪمل ڪري ٿو:

  1. ڊرائيور ۽ مانيٽر کي فوري طور تي.
  2. روٽ پورٽ BFM کي فوري ڪري ٿو.
  3. سيريل انٽرفيس کي فوري ڪري ٿو.

ترتيب ڏيڻ وارو ماڊل، altpcietb_g3bfm_configure.v، هيٺين ڪمن کي انجام ڏئي ٿو:

  1. BARs کي ترتيب ۽ تفويض ڪري ٿو.
  2. روٽ پورٽ ۽ آخري پوائنٽ کي ترتيب ڏئي ٿو.
  3. جامع ڪنفيگريشن اسپيس، BAR، MSI، MSI-X، ۽ AER سيٽنگون ڏيکاري ٿو.

2.3.1.2. PIO ڊيزائن Exampلي ٽيسٽ بينچ

هيٺ ڏنل شڪل ڏيکاري ٿو PIO ڊيزائن اڳوڻيampلي سميوليشن ڊيزائن جي درجي بندي. PIO ڊيزائن لاءِ ٽيسٽون example وضاحت ڪئي وئي آهي apps_type_hwtcl پيٽرولر سان سيٽ ڪرڻ لاءِ
3. ھن پيٽرولر جي قيمت ھيٺ ھلندڙ ٽيسٽن کي ebfm_cfg_rp_ep_rootport، find_mem_bar ۽ downstream_loop ۾ بيان ڪيو ويو آھي.
شڪل 17. PIO ڊيزائن Example Simulation Design hierarchy

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 17

ٽيسٽ بينچ لنڪ ٽريننگ سان شروع ٿئي ٿو ۽ پوءِ ڳڻپ لاءِ IP جي ترتيب واري جاءِ تائين رسائي ڪري ٿو. هڪ ڪم جنهن کي downstream_loop سڏيو ويندو آهي (روٽ پورٽ ۾ وضاحت ڪئي وئي آهي
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) پوء PCIe لنڪ ٽيسٽ انجام ڏئي ٿو. هي امتحان هيٺين مرحلن تي مشتمل آهي:

  1. ميموري لکڻ جو حڪم جاري ڪريو ڊيٽا جو هڪ واحد لفظ لکڻ لاءِ آخري پوائنٽ جي پويان آن چپ ميموري ۾.
  2. آن چپ ميموري مان ڊيٽا واپس پڙهڻ لاءِ ميموري ريڊ ڪمانڊ جاري ڪريو.
  3. پڙهڻ واري ڊيٽا کي لکڻ جي ڊيٽا سان ڀيٽيو. جيڪڏهن اهي ملن ٿا، ٽيسٽ هن کي پاس طور شمار ڪري ٿو.
  4. ورجائي ورجايو مرحلا 1، 2 ۽ 3 10 ورجائي لاءِ.

پهرين يادگيري لکت 219 اسان جي چوڌاري ٿيندي آهي. اهو PCIe لاءِ P-Tile Hard IP جي Avalon-ST RX انٽرفيس تي پڙهيل ياداشت جي پٺيان آهي. Avalon-ST TX انٽرفيس تي ميموري پڙهڻ جي درخواست کان پوءِ جلد ئي مڪمل ٿيڻ واري TLP ظاهر ٿئي ٿي.
2.3.1.3. SR-IOV ڊيزائن Exampلي ٽيسٽ بينچ
هيٺ ڏنل شڪل ڏيکاري ٿو SR-IOV ڊيزائن exampلي سميوليشن ڊيزائن جي درجي بندي. SR-IOV ڊيزائن لاءِ ٽيسٽ example sriov_test نالي ڪم ذريعي انجام ڏنو وڃي ٿو،
جنهن جي وضاحت altpcietb_bfm_cfbp.sv ۾ ڪئي وئي آهي.
شڪل 18. SR-IOV ڊيزائن Example Simulation Design hierarchy

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 18

SR-IOV ٽيسٽ بينچ ٻن جسماني افعال (PFs) ۽ 32 ورچوئل افعال (VFs) في پي ايف تائين سپورٽ ڪري ٿو.
ٽيسٽ بينچ لنڪ ٽريننگ سان شروع ٿئي ٿو ۽ پوءِ ڳڻپ لاءِ IP جي ترتيب واري جاءِ تائين رسائي ٿو. ان کان پوء، اهو هيٺين قدمن کي انجام ڏئي ٿو:

  1. هڪ PF ڏانهن هڪ ميموري لکڻ جي درخواست موڪليو جنهن کان پوءِ ميموري پڙهڻ جي درخواست جي مقابلي لاءِ ساڳئي ڊيٽا کي واپس پڙهڻ لاءِ. جيڪڏهن پڙهيل ڊيٽا لکڻ جي ڊيٽا سان ملي ٿي، اهو آهي
    هڪ پاسو. هي امتحان my_test (altpcietb_bfm_cfbp.v ۾ بيان ڪيل) نالي ڪم ذريعي ڪيو ويندو آهي. هي امتحان هر PF لاء ٻه ڀيرا بار بار ڪيو ويندو آهي.
  2. هڪ ميموري لکڻ جي درخواست موڪليو هڪ VF ڏانهن جنهن جي پٺيان ميموري پڙهڻ جي درخواست جي مقابلي لاءِ ساڳئي ڊيٽا کي واپس پڙهڻ لاءِ. جيڪڏهن پڙهيل ڊيٽا لکڻ جي ڊيٽا سان ملي ٿي، اهو آهي
    هڪ پاسو. هي امتحان cfbp_target_test (altpcietb_bfm_cfbp.v ۾ بيان ڪيل) نالي ڪم ذريعي ڪيو ويندو آهي. هي امتحان هر VF لاء بار بار ڪيو ويندو آهي.

پهرين يادگيري لکت 263 اسان جي چوڌاري ٿيندي آهي. اهو PCIe لاءِ P-Tile Hard IP جي PF0 جي Avalon-ST RX انٽرفيس تي پڙهيل ياداشت جي پٺيان آهي. Avalon-ST TX انٽرفيس تي ميموري پڙهڻ جي درخواست کان پوءِ جلد ئي مڪمل ٿيڻ واري TLP ظاهر ٿئي ٿي.
2.4. ڊيزائن کي گڏ ڪرڻ Example

  1. ڏانهن وڃو /intel_pcie_ptile_ast_0_example_design/ ۽ اوپن pcie_ed.qpf.
  2. جيڪڏھن توھان ھيٺ ڏنل ٻن ڊولپمينٽ ڪِٽن مان ڪنھن کي چونڊيو، VID سان لاڳاپيل سيٽنگون .qsf ۾ شامل آھن. file ٺهيل ڊيزائن جو مثالample، ۽ توهان کي انهن کي دستي طور شامل ڪرڻ جي ضرورت ناهي. نوٽ ڪريو ته اهي سيٽنگون بورڊ-مخصوص آهن.
    • Intel Stratix 10 DX P-Tile ES1 FPGA ڊولپمينٽ کٽ
    • Intel Stratix 10 DX P-Tile Production FPGA ڊولپمينٽ کٽ
    • Intel Agilex F-Series P-Tile ES0 FPGA ڊولپمينٽ کٽ
  3. پروسيسنگ مينيو تي، چونڊيو شروع ڪريو مرتب.

2.5. لينڪس ڪنييل ڊرائيور کي انسٽال ڪرڻ

ان کان اڳ توھان ٽيسٽ ڪري سگھو ٿا ڊيزائن exampهارڊويئر ۾، توهان کي لينڪس ڪنيل کي انسٽال ڪرڻ گهرجي
ڊرائيور توھان ھي ڊرائيور استعمال ڪري سگھوٿا ھيٺ ڏنل ٽيسٽ انجام ڏيڻ لاءِ:
• هڪ PCIe لنڪ ٽيسٽ جيڪو انجام ڏئي ٿو 100 لکن ۽ پڙھن
• ميموري اسپيس DWORD
پڙهي ۽ لکي ٿو
• ڪنفيگريشن اسپيس DWORD پڙهي ۽ لکي ٿو
(1)
اضافي طور تي، توهان ڊرائيور استعمال ڪري سگهو ٿا هيٺ ڏنل پيٽرولن جي قيمت کي تبديل ڪرڻ لاء:
• بار استعمال ڪيو پيو وڃي
• منتخب ٿيل ڊيوائس (بس، ڊيوائس ۽ فنڪشن (BDF) نمبرن جي وضاحت ڪندي
ڊوائيس)
ڪرنل ڊرائيور کي انسٽال ڪرڻ لاءِ ھيٺ ڏنل قدم مڪمل ڪريو:

  1. تي وڃو ./software/kernel/linux ex هيٺampلي ڊيزائن نسل ڊاريڪٽري.
  2. انسٽاليشن، لوڊ، ۽ لوڊ ڪرڻ تي اجازتون تبديل ڪريو files:
    $ chmod 777 انسٽال لوڊ لوڊ ڪريو
  3. ڊرائيور انسٽال ڪريو:
    $ sudo ./install
  4. ڊرائيور جي انسٽاليشن جي تصديق ڪريو:
    $lsmod | grep intel_fpga_pcie_drv
    متوقع نتيجو:
    intel_fpga_pcie_drv 17792 0
  5. تصديق ڪريو ته لينڪس PCIe ڊيزائن کي سڃاڻي ٿوampاليزي:
    $lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    نوٽ: جيڪڏهن توهان وينڊر جي سڃاڻپ تبديل ڪئي آهي، انٽيل جي لاءِ نئين وينڊر ID کي متبادل بڻايو
    هن حڪم ۾ وينڊر ID.
    متوقع نتيجو:
    ڪنيل ڊرائيور استعمال ۾: intel_fpga_pcie_drv

2.6. ڊيزائن کي هلائڻ Example
ھتي آھن ٽيسٽ آپريشنز جيڪي توھان انجام ڪري سگھو ٿا P-Tile Avalon-ST PCIe ڊيزائن examples:

  1. ھن صارف جي ھدايت جي حوالي سان، اصطلاحن جو لفظ، DWORD ۽ QWORD جو ھڪڙو ئي مطلب آھي جيڪو انھن وٽ آھي PCI ايڪسپريس بيس جي وضاحت ۾. ھڪڙو لفظ 16 بٽ آھي، ھڪڙو DWORD 32 بٽ آھي، ۽ ھڪڙو QWORD 64 بٽ آھي.

ٽيبل 2. ٽيسٽ آپريشنز جي حمايت ڪئي وئي P-Tile Avalon-ST PCIe Design Examples

 آپريشنز  گھربل BAR سپورٽ P-Tile Avalon-ST PCIe Design Example
0: لنڪ ٽيسٽ - 100 لکن ۽ پڙھن 0 ها
1: ميموري اسپيس لکو 0 ها
2: ميموري اسپيس پڙهو 0 ها
3: ٺاھ جوڙ جي جاء لکو N/A ها
4: پڙھڻ جي ترتيب واري جڳھ N/A ها
5: بار تبديل ڪريو N/A ها
6: ڊوائيس تبديل ڪريو N/A ها
7: SR-IOV کي فعال ڪريو N/A ها (*)
8: موجوده ڊوائيس سان تعلق رکندڙ هر فعال ورچوئل فنڪشن لاءِ لنڪ ٽيسٽ ڪريو  N/A  ها (*)
9: ڊي ايم اي انجام ڏيو N/A نه
10: پروگرام ڇڏڻ N/A ها

نوٽ: (*) اهي ٽيسٽ آپريشن صرف موجود آهن جڏهن SR-IOV ڊيزائن exampچونڊيل آهي.
2.6.1. PIO ڊيزائن Example

  1. ڏانھن وڃو ./software/user/exampلي ڊزائن جي تحت exampلي ڊاريڪٽري.
  2. ٺاھ جوڙ ڪريو exampدرخواست:
    $ ٺاهيو
  3. ٽيسٽ هلائڻ:
    $ sudo ./intel_fpga_pcie_link_test
    توهان هلائي سگهو ٿا Intel FPGA IP PCIe لنڪ ٽيسٽ دستي يا خودڪار موڊ ۾. مان چونڊيو:
    • خودڪار موڊ ۾، ايپليڪيشن خودڪار طريقي سان ڊوائيس چونڊيو. ٽيسٽ انٽيل PCIe ڊيوائس کي گهٽ ۾ گهٽ BDF سان وينڊر ID سان ملائي چونڊيندو آهي.
    امتحان پڻ گھٽ ۾ گھٽ دستياب بار چونڊيندو آھي.
    • دستي موڊ ۾، ٽيسٽ توهان کان بس، ڊوائيس، ۽ فنڪشن نمبر ۽ BAR لاءِ سوال ڪري ٿو.
    Intel Stratix 10 DX يا Intel Agilex ڊولپمينٽ کٽ لاءِ، توھان طئي ڪري سگھو ٿا
    BDF ھيٺ ڏنل حڪم ٽائپ ڪندي:
    $lspci -d 1172:
    4. هتي آهن ايسampخودڪار ۽ دستي طريقن لاءِ نقل:
    خودڪار موڊ:

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 19Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 20

دستي موڊ:

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 21

لاڳاپيل معلومات
PCIe لنڪ انسپيڪٽر اوورview
PCIe لنڪ انسپيڪٽر استعمال ڪريو لنڪ جي نگراني ڪرڻ لاءِ فزيڪل، ڊيٽا لنڪ ۽ ٽرانزيڪشن ليئرز.
2.6.2. SR-IOV ڊيزائن Example

هتي SR-IOV ڊيزائن کي جانچڻ لاءِ قدم آهنampهارڊويئر تي:

  1. سوڊو کي هلائڻ سان Intel FPGA IP PCIe لنڪ ٽيسٽ هلايو./
    intel_fpga_pcie_link_test ڪمانڊ ۽ پوءِ اختيار چونڊيو 1:
    دستي طور تي هڪ ڊوائيس چونڊيو.
  2. فزيڪل فنڪشن جو BDF داخل ڪريو جنهن لاءِ ورچوئل فنڪشن مختص ڪيا ويا آهن.
  3. بار داخل ڪريو "0" ٽيسٽ مينيو ڏانھن اڳتي وڌڻ لاء.
  4. موجوده ڊيوائس لاءِ SR-IOV کي فعال ڪرڻ لاءِ آپشن 7 داخل ڪريو.
  5. موجوده ڊوائيس لاء فعال ٿيڻ لاء مجازي افعال جو تعداد داخل ڪريو.
    Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 22
  6. داخل ڪريو اختيار 8 ھڪڙي لنڪ ٽيسٽ انجام ڏيڻ لاءِ ھر فعال ورچوئل فنڪشن لاءِ جيڪو فزيڪل فنڪشن لاءِ مختص ڪيو ويو آھي. لنڪ ٽيسٽ ايپليڪيشن هر هڪ ڊيٽا جي هڪ لفظ سان 100 ميموري لکندي ۽ پوءِ ڊيٽا کي چيڪ ڪرڻ لاءِ واپس پڙهندي. ايپليڪيشن ورچوئل افعال جو تعداد پرنٽ ڪندي جيڪا ٽيسٽ جي آخر ۾ لنڪ ٽيسٽ ناڪام ٿي.
    Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 237. نئين ٽرمينل ۾، lspci –d 1172 کي هلايو: | grep -c "Altera" حڪم PFs ۽ VFs جي ڳڻپ جي تصديق ڪرڻ لاء. متوقع نتيجو جسماني افعال جي تعداد ۽ مجازي افعال جي تعداد جو مجموعو آھي.

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Exampلي - 24

PCI ايڪسپريس ڊيزائن لاءِ پي ٽائل Avalon اسٽريمنگ IP

Exampلي يوزر گائيڊ آرڪائيوز

Intel Quartus Prime نسخو استعمال ڪندڙ ھدايت
21.2 PCI ايڪسپريس ڊيزائن Ex لاءِ پي ٽائل Avalon اسٽريمنگ IPampلي يوزر گائيڊ
20.3 PCI ايڪسپريس ڊيزائن Ex لاءِ پي ٽائل Avalon اسٽريمنگ IPampلي يوزر گائيڊ
20.2 PCI ايڪسپريس ڊيزائن Ex لاءِ پي ٽائل Avalon اسٽريمنگ IPampلي يوزر گائيڊ
20.1 PCI ايڪسپريس ڊيزائن Ex لاءِ پي ٽائل Avalon اسٽريمنگ IPampلي يوزر گائيڊ
19.4 PCI ايڪسپريس ڊيزائن Ex لاءِ پي ٽائل Avalon اسٽريمنگ IPampلي يوزر گائيڊ
19.1.1 PCI ايڪسپريس ڊيزائن Ex لاءِ پي ٽائل Avalon اسٽريمنگ IPampلي يوزر گائيڊ

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.
ISO
9001:2015
رجسٽر ٿيل

Intel P-Tile Avalon لاءِ دستاويز جي نظرثاني جي تاريخ

اسٽريمنگ هارڊ IP لاءِ PCIe ڊيزائن Exampلي يوزر گائيڊ

دستاويزي نسخو Intel Quartus Prime نسخو IP نسخو تبديليون
2021.10.04 21.3 6.0.0 SR-IOV ڊزائينز لاءِ سپورٽ ٿيل ترتيبن کي تبديل ڪيو exampLe Gen3 x16 EP ۽ Gen4 x16 EP کان Gen3 x8 EP ۽ Gen4 x8 EP تائين فنڪشنل وضاحت ۾ سنگل روٽ I/O ورچوئلائيزيشن (SR-IOV) ڊيزائن Exampلي سيڪشن.
Intel Stratix 10 DX P-Tile Production FPGA ڊولپمينٽ کٽ لاءِ سپورٽ شامل ڪئي وئي ڊيزائن Ex.ampلي سيڪشن.
2021.07.01 21.2 5.0.0 PIO ۽ SR-IOV ڊيزائن لاءِ سموليشن موج فارمز کي هٽايو ويو exampسيڪشن مان les Simulating the Design Exampلي.
سيڪشن ۾ BDF ڏيکارڻ لاءِ حڪم کي اپڊيٽ ڪيو
PIO ڊيزائن Exampلي.
2020.10.05 20.3 3.1.0 Avalon Streaming Design Ex کان وٺي رجسٽرز سيڪشن کي هٽايو ويوamples وٽ ڪوبه ڪنٽرول رجسٽر ناهي.
2020.07.10 20.2 3.0.0 شامل ڪيو ويو سموليشن waveforms، ٽيسٽ ڪيس جي وضاحت ۽ ٽيسٽ جي نتيجن جي وضاحت لاءِ ڊيزائن اڳamples.
ماڊل سم سموليٽر لاءِ سموليٽنگ هدايتون شامل ڪيون ويون سيميوليٽنگ دي ڊيزائن Exampلي سيڪشن.
2020.05.07 20.1 2.0.0 دستاويز جي عنوان کي اپڊيٽ ڪيو Intel FPGA P-Tile Avalon streaming IP for PCI Express Design Exampلي يوزر گائيڊ نئين قانوني نالي جي هدايتن کي پورا ڪرڻ لاءِ.
اپڊيٽ ڪيو ويو VCS انٽرايڪٽو موڊ سموليشن ڪمانڊ.
2019.12.16 19.4 1.1.0 شامل ڪيو ويو SR-IOV ڊيزائن exampوضاحت.
2019.11.13 19.3 1.0.0 شامل ڪيل Gen4 x8 Endpoint ۽ Gen3 x8 Endpoint کي سپورٽ ڪيل ترتيبن جي لسٽ ۾.
2019.05.03 19.1.1 1.0.0 شروعاتي ڇڏڻ.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.
ISO
9001:2015
رجسٽر ٿيل

intel لوگوSYMBOL آن لائين ورجن
Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Example - icon موٽ موڪليو
ID: 683038
يو جي-20234
نسخو: 2021.10.04

دستاويز / وسيلا

Intel FPGA P-Tile Avalon Streaming IP for PCI Express Design Example [pdf] استعمال ڪندڙ ھدايت
FPGA P-Tile, Avalon Streaming IP for PCI Express Design Example, FPGA P-Tile Avalon Streaming IP for PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

حوالو

لاڳاپيل پوسٽون

تبصرو ڇڏي ڏيو

توهان جو اي ميل پتو شايع نه ڪيو ويندو. گهربل فيلڊ نشان لڳل آهن *