GPIO Intel FPGA IP يوزر گائيڊ

GPIO Intel® FPGA IP ڪور عام مقصد I/O (GPIO) خاصيتن ۽ اجزاء کي سپورٽ ڪري ٿو. توھان عام ايپليڪيشنن ۾ GPIOs استعمال ڪري سگھو ٿا جيڪي مخصوص نه آھن ٽرانسورس، ميموري انٽرفيس، يا LVDS لاءِ.

GPIO IP ڪور صرف Intel Arria® 10 ۽ Intel Cyclone® 10 GX ڊوائيسز لاءِ موجود آهي. جيڪڏهن توهان Stratix® V، Arria V، يا Cyclone V ڊوائيسز کان ڊزائينز لڏپلاڻ ڪري رهيا آهيو، توهان کي لازمي طور تي ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، يا ALTIOBUF IP ڪور کي منتقل ڪرڻو پوندو.

لاڳاپيل معلومات

پيج 22 تي آرريا V، سائڪلون V، ۽ Stratix V ڊوائيسز لاءِ IP لڏپلاڻ وارو وهڪرو

Intel Stratix 10 I/O عملدرآمد ھدايتون
Intel Stratix 10 ڊوائيسز لاءِ GPIOIP بنيادي صارف گائيڊ مهيا ڪري ٿي.
Intel FPGA IP ڪور جو تعارف
سڀني Intel FPGA IP cores جي باري ۾ عام معلومات مهيا ڪري ٿي، جنهن ۾ پيراميٽرائيزنگ، پيدا ڪرڻ، اپ گريڊ ڪرڻ، ۽ IP cores کي تخليق ڪرڻ شامل آهن.

نسخو ٺاهڻ-آزاد IP ۽ Qsys سموليشن اسڪرپٽ
تخليق اسڪرپٽ ٺاهيو جيڪي سافٽ ويئر يا IP ورزن جي اپ گريڊ لاء دستياب اپڊيٽ جي ضرورت نه هونديون آهن.
پروجيڪٽ مينيجمينٽ بهترين طريقا
توهان جي پروجيڪٽ ۽ IP جي موثر انتظام ۽ پورٽبلٽي لاءِ هدايتون files.

GPIO Intel FPGA IP يوزر گائيڊ آرڪائيوز صفحي 24 تي
GPIO IP ڪور جي پوئين ورزن لاءِ استعمال ڪندڙ ھدايتن جي لسٽ مهيا ڪري ٿي.
ٻٽي ڊيٽا جي شرح I/O (ALTDDIO_IN, ALTDIO_OUT, and ALTDIO_BIDIR) IP ڪور يوزر گائيڊ

I/O بفر (ALTIOBUF) IP ڪور يوزر گائيڊ

GPIO Intel FPGA IP لاءِ معلومات جاري ڪريو

Intel FPGA IP ورزن ملن ٿا Intel Quartus® Prime Design Suite سافٽ ويئر ورزن تائين v19.1. Intel Quartus Prime Design Suite سافٽ ويئر ورزن 19.2 ۾ شروع ٿي، Intel FPGA IP وٽ ھڪڙو نئون ورزننگ اسڪيم آھي.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.

ISO 9001:2015 رجسٽر ٿيل

Intel FPGA IP ورزن (XYZ) نمبر هر Intel Quartus Prime سافٽ ويئر ورزن سان تبديل ٿي سگھي ٿو. تبديلي ۾:

X اشارو ڪري ٿو IP جي وڏي نظرثاني. جيڪڏهن توهان Intel Quartus Prime سافٽ ويئر کي اپڊيٽ ڪيو ٿا، توهان کي IP کي ٻيهر ٺاهڻ گهرجي.

Y اشارو ڪري ٿو IP ۾ نيون خاصيتون شامل آهن. انهن نئين خاصيتن کي شامل ڪرڻ لاءِ پنهنجو IP ٻيهر ٺاهيو.
Z اشارو ڪري ٿو IP ۾ معمولي تبديليون شامل آهن. انهن تبديلين کي شامل ڪرڻ لاءِ پنهنجو IP ٻيهر ٺاهيو.

ٽيبل 1. GPIO Intel FPGA IP ڪور موجوده رليز ڄاڻ

شيءِ	وصف
IP نسخو	20.0.0
Intel Quartus Prime نسخو	21.2
ڇڏڻ جي تاريخ	2021.06.23

GPIO Intel FPGA IP خاصيتون

GPIO IP ڪور ۾ خاصيتون شامل آھن ڊوائيس I/O بلاڪ کي سپورٽ ڪرڻ لاءِ. توھان GPIO IP ڪور کي ترتيب ڏيڻ لاءِ Intel Quartus Prime پيٽرولر ايڊيٽر استعمال ڪري سگھو ٿا.

GPIO IP ڪور انهن اجزاء کي مهيا ڪري ٿو:

ٻٽي ڊيٽا جي شرح ان پٽ/آئوٽ پُٽ (DDIO) - هڪ ڊجيٽل جزو جيڪو ڪميونيڪيشن چينل جي ڊيٽا جي شرح کي ٻيڻو يا اڌ ڪري ٿو.

دير جي زنجير - خاص دير کي انجام ڏيڻ لاءِ دير جي زنجيرن کي ترتيب ڏيو ۽ I/O ٽائمنگ بندش ۾ مدد ڪريو.
I/O بفرز - پيڊن کي FPGA سان ڳنڍيو.

GPIO Intel FPGA IP ڊيٽا رستا

شڪل 1. اعلي سطحي View سنگل ختم ٿيل GPIO جو

ٽيبل 2. GPIO IP ڪور ڊيٽا پاٿ موڊس

ڊيٽا جو رستو	رجسٽري موڊ
	پاسو	سادي رجسٽر	DDR I/O
	پاسو	سادي رجسٽر	مڪمل شرح	اڌ شرح
ان پٽ	ڊيٽا دير جي عنصر کان ڪور تائين وڃي ٿي، سڀني ڊبل ڊيٽا جي شرح I/Os (DDIOs) کي پاس ڪندي.	مڪمل شرح واري ڊي ڊي آئي او هڪ سادي رجسٽر جي طور تي هلندي آهي، اڌ شرح ڊي ڊي آئي اوز کي نظرانداز ڪندي. فٽر چونڊي ٿو ته ڇا رجسٽر کي I/O ۾ پيڪ ڪرڻ يا رجسٽر کي ڪور ۾ لاڳو ڪرڻ، علائقي ۽ وقت جي واپار جي لحاظ کان.	مڪمل شرح وارو DDIO هڪ باقاعده DDIO طور ڪم ڪري ٿو، اڌ جي شرح DDIOs کان پاسو ڪندي.	مڪمل شرح DDIO هڪ باقاعده DDIO طور ڪم ڪري ٿو. اڌ شرح ڊي ڊي آئي اوز مڪمل شرح واري ڊيٽا کي اڌ شرح واري ڊيٽا ۾ تبديل ڪري ٿو.
ٻاھر	ڊيٽا بنيادي کان سڌو دير جي عنصر ڏانهن وڃي ٿي، سڀني DDIOs کي پاس ڪندي.	مڪمل شرح واري ڊي ڊي آئي او هڪ سادي رجسٽر جي طور تي هلندي آهي، اڌ شرح ڊي ڊي آئي اوز کي نظرانداز ڪندي. فٽر چونڊي ٿو ته ڇا رجسٽر کي I/O ۾ پيڪ ڪرڻ يا رجسٽر کي ڪور ۾ لاڳو ڪرڻ، علائقي ۽ وقت جي واپار جي لحاظ کان.	مڪمل شرح وارو DDIO هڪ باقاعده DDIO طور ڪم ڪري ٿو، اڌ جي شرح DDIOs کان پاسو ڪندي.	مڪمل شرح DDIO هڪ باقاعده DDIO طور ڪم ڪري ٿو. اڌ شرح ڊي ڊي آئي اوز مڪمل شرح واري ڊيٽا کي اڌ شرح واري ڊيٽا ۾ تبديل ڪري ٿو.
ٻه طرفي	آئوٽ پٽ بفر ٻئي آئوٽ پن پن ۽ ان پٽ بفر کي هلائي ٿو.	مڪمل شرح DDIO هڪ سادي رجسٽر جي طور تي هلندي آهي. آئوٽ پٽ بفر ٻئي آئوٽ پن پن ۽ ان پٽ بفر کي هلائي ٿو.	مڪمل شرح DDIO هڪ باقاعده DDIO طور ڪم ڪري ٿو. آئوٽ پٽ بفر ٻئي آئوٽ پن پن ۽ ان پٽ بفر کي هلائي ٿو. ان پٽ بفر ٽن فلپ فلاپن جو هڪ سيٽ هلائي ٿو.	مڪمل شرح DDIO هڪ باقاعده DDIO طور ڪم ڪري ٿو. اڌ شرح ڊي ڊي آئي اوز مڪمل شرح واري ڊيٽا کي اڌ جي شرح ۾ تبديل ڪري ٿو. آئوٽ پٽ بفر ٻئي آئوٽ پن پن ۽ ان پٽ بفر کي هلائي ٿو. ان پٽ بفر ٽن فلپ فلاپن جو هڪ سيٽ هلائي ٿو.

جيڪڏھن توھان استعمال ڪريو غير مطابقت پڌرو ۽ اڳواٽ سگنل، سڀ DDIOs اھي ساڳيا سگنل شيئر ڪن ٿا.

اڌ شرح ۽ مڪمل شرح ڊي ڊي آئي اوز الڳ الڳ ڪلاڪ سان ڳنڍيندا آهن. جڏهن توهان اڌ شرح ۽ مڪمل-ريٽ DDIOs استعمال ڪندا آهيو، مڪمل شرح واري ڪلاڪ کي اڌ-ريٽ فريڪوئنسي کان ٻه ڀيرا هلڻ گهرجي. توھان استعمال ڪري سگھوٿا مختلف مرحلن جا رشتا وقت جي ضرورتن کي پورا ڪرڻ لاءِ.

لاڳاپيل معلومات
ان پٽ ۽ آئوٽ پٽ بس هاء ۽ لو بٽس صفحي 12 تي

ان پٽ رستو

پيڊ ڊيٽا کي ان پٽ بفر ڏانهن موڪلي ٿو، ۽ ان پٽ بفر دير جي عنصر کي فيڊ ڪري ٿو. ڊيٽا دير جي عنصر جي آئوٽ پٽ تي وڃڻ کان پوء، پروگراميبل بائي پاس ملٽي پلڪسرز استعمال ڪرڻ لاء خاصيتون ۽ رستا چونڊيندا آهن. هر ان پٽ واٽ ۾ ٻه ايس شامل آهن.tagDDIOs جو es، جيڪي مڪمل شرح ۽ اڌ شرح آھن.

شڪل 2. آسان View سنگل ختم ٿيل GPIO ان پٽ پاٿ جو

پيڊ ڊيٽا حاصل ڪري ٿو.
DDIO IN (1) ck_fr جي اڀرندڙ ۽ گرڻ واري ڪنارن تي ڊيٽا کي قبضو ڪري ٿو ۽ ڊيٽا موڪلي ٿو، سگنلز (A) ۽ (B) هيٺين waveform شڪل ۾، واحد ڊيٽا جي شرح تي.

DDIO IN (2) ۽ DDIO IN (3) ڊيٽا جي شرح کي اڌ ڪري ٿو.
dout [3:0] ڊيٽا کي اڌ-ريٽ بس طور پيش ڪري ٿو.

شڪل 3. اڌ شرح جي تبديلي سان ڊي ڊي آئي او موڊ ۾ ان پٽ پاٿ ويففارم

ھن انگن اکرن ۾، ڊيٽا ڊبل ڊيٽا جي شرح تي مڪمل-ريٽ ڪلاڪ کان ھڪڙي ڊيٽا جي شرح تي اڌ-ريٽ گھڙي تائين وڃي ٿي. ڊيٽا جي شرح کي چار طرف ورهايو ويو آهي ۽ بس جي سائيز ساڳئي تناسب سان وڌي وئي آهي. GPIO IP ڪور جي ذريعي مجموعي طور تي اڻڄاتل رهي ٿو.

مختلف سگنلن جي وچ ۾ حقيقي وقت جو تعلق مختلف ٿي سگھي ٿو مخصوص ڊيزائن، دير، ۽ مرحلن تي منحصر ڪري ٿو جيڪي توھان چونڊيندا آھيو پوري شرح ۽ اڌ-ريٽ گھڙين لاءِ.

نوٽ: GPIO IP ڪور ٻه طرفي پنن جي متحرڪ حساب ڪتاب جي حمايت نٿو ڪري. ايپليڪيشنن لاءِ جن کي ضرورت آهي متحرڪ حساب ڪتاب جي bidirectional پنن، حوالي ڪريو لاڳاپيل معلومات.

لاڳاپيل معلومات

PHY لائيٽ متوازي انٽرفيس لاءِ Intel FPGA IP ڪور يوزر گائيڊ: Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX Devices
ايپليڪيشنن لاءِ وڌيڪ معلومات مهيا ڪري ٿي جن کي باهمي پنن لاءِ متحرڪ OCT جي ضرورت آهي.

آئوٽ ۽ آئوٽ پٽ پاٿس کي فعال ڪريو صفحي 7 تي

آئوٽ ۽ آئوٽ پٽ فعال رستا

ٻاھرين دير جو عنصر ٻاھرين بفر ذريعي پيڊ ڏانھن ڊيٽا موڪلي ٿو.

هر آئوٽ پٽ واٽ ۾ ٻه سtagDDIOs جو es، جيڪي اڌ شرح ۽ مڪمل شرح آھن.

شڪل 4. آسان View اڪيلو ختم ٿيل GPIO آئوٽ پٿ جو

شڪل 5. ڊي ڊي آئي او موڊ ۾ آئوٽ پٽ پاٿ ويففارم اڌ شرح جي تبديلي سان

شڪل 6. آسان View آف آئوٽ پٽ فعال رستو

آئوٽ پاٿ ۽ آئوٽ پٽ انبل (OE) رستي جي وچ ۾ فرق اهو آهي ته OE رستو مڪمل شرح DDIO تي مشتمل ناهي. OE رستي ۾ ڀريل-رجسٽر لاڳو ڪرڻ جي حمايت ڪرڻ لاءِ، هڪ سادي رجسٽر مڪمل-ريٽ DDIO طور ڪم ڪري ٿو. ساڳئي سبب لاء، صرف هڪ اڌ جي شرح DDIO موجود آهي.

OE رستو هيٺين ٽن بنيادي طريقن ۾ هلندي آهي:

بائي پاس- ڪور سڌو ڊيٽا موڪلي ٿو دير جي عنصر ڏانهن، سڀني DDIOs کي پاس ڪندي.
ڀريل رجسٽر - اڌ-ريٽ DDIO کي نظرانداز ڪري ٿو.
اڌ شرح تي SDR آئوٽ-اڌ شرح DDIOs ڊيٽا کي مڪمل شرح کان اڌ جي شرح ۾ تبديل ڪري ٿو.

لاڳاپيل معلومات

PHY لائيٽ متوازي انٽرفيس لاءِ Intel FPGA IP ڪور يوزر گائيڊ: Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX Devices
ايپليڪيشنن لاءِ وڌيڪ معلومات مهيا ڪري ٿي جن کي باهمي پنن لاءِ متحرڪ OCT جي ضرورت آهي.
ان پٽ پاٿ صفحي 5 تي

GPIO Intel FPGA IP انٽرفيس سگنل

توهان جي وضاحت ڪيل پيٽرولر سيٽنگن تي مدار رکندي، مختلف انٽرفيس سگنل موجود آهن GPIO IP ڪور لاءِ.

شڪل 7. GPIO IP ڪور انٽرفيس

شڪل 8. GPIO انٽرفيس سگنلز

ٽيبل 3. پيڊ انٽرفيس سگنل

پيڊ انٽرفيس GPIO IP ڪور کان پيڊ تائين جسماني ڪنيڪشن آھي. هي انٽرفيس ٿي سگهي ٿو هڪ ان پٽ، آئوٽ پُٽ يا ٻه طرفي انٽرفيس، IP ڪور جي ترتيب جي لحاظ کان. ھن جدول ۾، SIZE ڊيٽا جي چوٽي آھي IP ڪور پيٽرولر ايڊيٽر ۾ بيان ڪيل.

سگنل جو نالو	ھدايت	وصف
pad_in[SIZE-1:0]	ان پٽ	پيڊ مان سگنل داخل ڪريو.
pad_in_b[SIZE-1:0]	ان پٽ	پيڊ مان فرق واري ان پٽ سگنل جو ناڪاري نوڊ. ھي پورٽ موجود آھي جيڪڏھن توھان چالو ڪيو تفاوت بفر استعمال ڪريو اختيار.
pad_out[SIZE-1:0]	ٻاھر	پيڊ ڏانهن ٻاھر نڪرڻ وارو سگنل.
pad_out_b[SIZE-1:0]	ٻاھر	ناڪاري نوڊ جي فرق واري آئوٽ پٽ سگنل جي پيڊ ڏانهن. ھي پورٽ موجود آھي جيڪڏھن توھان چالو ڪيو تفاوت بفر استعمال ڪريو اختيار.
pad_io[SIZE-1:0]	ٻه طرفي	پيڊ سان ٻه طرفي سگنل ڪنيڪشن.
pad_io_b[SIZE-1:0]	ٻه طرفي	پيڊ سان تفاوت واري بائي طرفي سگنل جي ناڪاري نوڊ. ھي پورٽ موجود آھي جيڪڏھن توھان چالو ڪيو تفاوت بفر استعمال ڪريو اختيار.

ٽيبل 4. ڊيٽا انٽرفيس سگنل

ڊيٽا انٽرفيس GPIO IP ڪور کان FPGA ڪور تائين هڪ ان پٽ يا آئوٽ انٽرفيس آهي. ھن جدول ۾، SIZE ڊيٽا جي چوٽي آھي IP ڪور پيٽرولر ايڊيٽر ۾ بيان ڪيل.

سگنل جو نالو	ھدايت	وصف
din[DATA_SIZE-1:0]	ان پٽ	ڊيٽا ان پٽ FPGA ڪور مان آئوٽ پٽ يا بائڊائريشنل موڊ ۾. DATA_SIZE رجسٽرڊ موڊ تي منحصر آهي: بائي پاس يا سادو رجسٽر—DATA_SIZE = SIZE DDIO بغير اڌ جي شرح جي منطق - DATA_SIZE = 2 × SIZE DDIO نصف شرح منطق سان - DATA_SIZE = 4 × SIZE
ڊيوٽ[DATA_SIZE-1:0]	ٻاھر	ڊيٽا آئوٽ پٽ FPGA ڪور تائين ان پٽ يا bidirectional موڊ ۾، DATA_SIZE رجسٽرڊ موڊ تي منحصر آهي: بائي پاس يا سادو رجسٽر—DATA_SIZE = SIZE DDIO بغير اڌ جي شرح جي منطق - DATA_SIZE = 2 × SIZE DDIO نصف شرح منطق سان - DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0]	ان پٽ	OE ان پٽ FPGA ڪور مان آئوٽ پٽ موڊ ۾ آئوٽ پٽ فعال پورٽ کي فعال ڪريو چالو، يا ٻه طرفي موڊ. OE سرگرم اعلي آهي. ڊيٽا کي منتقل ڪرڻ وقت، هن سگنل کي 1 تي سيٽ ڪريو. ڊيٽا حاصل ڪرڻ وقت، هن سگنل کي 0 تي سيٽ ڪريو. OE_SIZE رجسٽرڊ موڊ تي منحصر آهي: بائي پاس يا سادو رجسٽر—DATA_SIZE = SIZE DDIO بغير اڌ جي شرح منطق - DATA_SIZE = SIZE DDIO نصف شرح منطق سان - DATA_SIZE = 2 × SIZE

ٽيبل 5. گھڙي انٽرفيس سگنلز

گھڙي انٽرفيس ھڪڙو ان پٽ گھڙي انٽرفيس آھي. اهو مختلف سگنلن تي مشتمل آهي، ترتيب جي بنياد تي. GPIO IP ڪور ۾ ٿي سگھي ٿو صفر، ھڪڙو، ٻه، يا چار ڪلاڪ ان پٽ. گھڙي جي بندرگاهن مختلف ترتيبن ۾ مختلف طور تي ظاهر ٿيندا آهن حقيقي فنڪشن کي ظاهر ڪرڻ لاءِ ڪلاڪ سگنل جي ذريعي.

سگنل جو نالو	ھدايت	وصف
ck	ان پٽ	ان پٽ ۽ آئوٽ پٽ رستن ۾، ھي گھڙي ھڪڙي ڀريل رجسٽر يا ڊي ڊي آئي او کي فيڊ ڪري ٿي جيڪڏھن توھان بند ڪريو اڌ شرح منطق پيرا ميٽر. ٻه طرفي موڊ ۾، هي ڪلاڪ ان پٽ ۽ آئوٽ پٽ رستن لاءِ هڪ منفرد ڪلاڪ آهي جيڪڏهن توهان بند ڪريو ٿا الڳ ان پٽ/آئوٽ پٽ گھڙي پيرا ميٽر.
ck_fr	ان پٽ	ان پٽ ۽ آئوٽ پٽ رستن ۾، اهي ڪلاڪ مڪمل شرح ۽ اڌ-ريٽ ڊي ڊي آئي اوز کي کارائيندا آهن جيڪڏهن توهان جو موڙ اڌ شرح منطق پيرا ميٽر. ٻه طرفي موڊ ۾، ان پٽ ۽ آئوٽ پٽ رستا انهن گھڙين کي استعمال ڪندا آهن جيڪڏهن توهان بند ڪريو الڳ ان پٽ/آئوٽ پٽ گھڙي پيرا ميٽر.
ck_hr	ان پٽ
ck_in	ان پٽ	ٻه طرفي موڊ ۾، اهي ڪلاڪ هڪ ڀريل رجسٽر يا ڊي ڊي آئي او کي ان پٽ ۽ آئوٽ پٽ رستن ۾ فيڊ ڪندا آهن جيڪڏهن توهان انهن ٻنهي سيٽنگن کي بيان ڪريو ٿا: کي بند ڪريو اڌ شرح منطق پيرا ميٽر. کي چالو ڪريو الڳ ان پٽ/آئوٽ پٽ گھڙي پيرا ميٽر.
ck_out	ان پٽ
ck_fr_in	ان پٽ	ٻه طرفي موڊ ۾، اهي ڪلاڪ ان پٽ ۽ آئوٽ پٽ رستن ۾ مڪمل شرح ۽ اڌ-ريٽ DDIOS کي کارائيندا آهن جيڪڏهن توهان انهن ٻنهي سيٽنگن جي وضاحت ڪريو کي چالو ڪريو اڌ شرح منطق پيرا ميٽر. کي چالو ڪريو الڳ ان پٽ/آئوٽ پٽ گھڙي پيرا ميٽر. مثال طورample، ck_fr_out آئوٽ پاٿ ۾ مڪمل شرح ڊي ڊي آئي او کي فيڊ ڪري ٿو.
ck_fr_out
ck_hr_in
ck_hr_out
ڪيڪ	ان پٽ	گھڙي فعال.

ٽيبل 6. ٽرمينيشن انٽرفيس سگنلز

ختم ٿيڻ وارو انٽرفيس GPIO IP ڪور کي I/O بفرز سان ڳنڍي ٿو.

سگنل جو نالو	ھدايت	وصف
سيريز ختم ڪرڻ جو ڪنٽرول	ان پٽ	ان پٽ ٽرمينيشن ڪنٽرول بلاڪ (OCT) کان بفرز تائين. اهو بفر سيريز جي رڪاوٽ جي قيمت مقرر ڪري ٿو.
متوازي ڪنٽرول ڪنٽرول	ان پٽ	ان پٽ ٽرمينيشن ڪنٽرول بلاڪ (OCT) کان بفرز تائين. اهو بفر متوازي رڪاوٽ جي قيمت مقرر ڪري ٿو.

ٽيبل 7. انٽرفيس سگنل ري سيٽ ڪريو

ري سيٽ انٽرفيس GPIO IP ڪور کي DDIOs سان ڳنڍي ٿو.

سگنل جو نالو	ھدايت	وصف
sclr	ان پٽ	هم وقت ساز صاف ان پٽ. دستياب ناهي جيڪڏهن توهان sset کي فعال ڪيو.
aclr	ان پٽ	غير مطابقت پڌرو ان پٽ. سرگرم اعلي. دستياب ناهي جيڪڏهن توهان اثاثن کي فعال ڪيو.
اثاثو	ان پٽ	هم وقت ساز سيٽ ان پٽ. سرگرم اعلي. دستياب ناهي جيڪڏهن توهان اي ايل آر کي فعال ڪيو.
ايسٽ	ان پٽ	هم وقت ساز سيٽ ان پٽ. دستياب ناهي جيڪڏهن توهان sclr کي فعال ڪريو.

لاڳاپيل معلومات
ان پٽ ۽ آئوٽ پٽ بس هاء ۽ لو بٽس صفحي 12 تي

گڏيل سگنل

ان پٽ، آئوٽ، ۽ OE رستا ساڳيا واضح ۽ اڳواٽ سگنل شيئر ڪن ٿا.

ٻاھر نڪرندڙ ۽ OE رستو ھڪڙي گھڙي سگنلن کي حصيداري ڪري ٿو.

ڊيٽا بٽ-آرڊر ڊيٽا انٽرفيس لاءِ

شڪل 9. ڊيٽا بٽ آرڊر ڪنوينشن

ھي انگ اکر ڏيکاري ٿو بٽ آرڊر ڪنوينشن ڊن، ڊاٽ ۽ اي ڊيٽا سگنلن لاءِ.

جيڪڏهن ڊيٽا بس سائيز جي قيمت SIZE آهي، LSB صحيح-سڀ کان وڌيڪ پوزيشن تي آهي.

جيڪڏهن ڊيٽا بس سائيز جي قيمت 2 × SIZE آهي، بس SIZE جي ٻن لفظن مان ٺهيل آهي.
جيڪڏهن ڊيٽا بس سائيز جي قيمت 4 × SIZE آهي، بس SIZE جي چئن لفظن مان ٺهيل آهي.
LSB هر لفظ جي صحيح پوزيشن ۾ آهي.

ساڄي-گهڻو لفظ بيان ڪري ٿو پهريون لفظ جيڪو آئوٽ پٽ بسن لاءِ نڪرندو آهي ۽ پهريون لفظ ان پٽ بسن لاءِ اچي ٿو.

لاڳاپيل معلومات
ان پٽ پاٿ صفحي 5 تي

ان پٽ ۽ آئوٽ پٽ بس هاء ۽ لو بٽس

ان پٽ يا آئوٽ پُٽ سگنلن ۾ هاءِ ۽ لو بِٽ شامل آهن ڊين ۽ ڊاٽ ان پٽ ۽ آئوٽ پٽ بسن ۾.

ان پٽ بس

ڊين بس لاءِ، جيڪڏهن datain_h ۽ datain_l آهن اعلي ۽ گهٽ بٽ، هر چوٽي سان گڏ datain_width:

datain_h = din[(2 × datain_width - 1):datain_width]
datain_l = din[(datain_width - 1):0]

مثال طورample، din لاء [7:0] = 8'b11001010:

datain_h = 4'b1100
datain_l = 4'b1010

ٻاھر نڪرڻ واري بس

ڊاٽ بس لاءِ، جيڪڏهن dataout_h ۽ dataout_l اعلي ۽ گهٽ بٽ آهن، هر چوٽي سان dataout_width:

dataout_h = dout[(2 × dataout_width - 1): dataout_width]
dataout_l = dout[(dataout_width - 1):0]

مثال طورample, for doout [7:0] = 8'b11001010:

dataout_h = 4'b1100
dataout_l = 4'b1010

ڊيٽا انٽرفيس سگنل ۽ لاڳاپيل گھڙي

جدول 8. ڊيٽا انٽرفيس سگنلز ۽ لاڳاپيل ڪلاڪ

سگنل جو نالو	پيرا ميٽر ترتيب			گھڙي
سگنل جو نالو	رجسٽري موڊ	اڌ شرح	الڳ ڪلاڪ
ڏينهن	سادي رجسٽر ڊي ڊي او	بند	بند	ck
	ڊي ڊي او	On	بند	ck_hr
	سادي رجسٽر ڊي ڊي او	بند	On	ck_in
	ڊي ڊي او	On	On	ck_hr_in
ڊاٽ oe	سادي رجسٽر ڊي ڊي او	بند	بند	ck
	ڊي ڊي او	On	بند	ck_hr
	سادي رجسٽر ڊي ڊي او	بند	On	ck_out
	ڊي ڊي او	On	On	ck_hr_out
sclr ايسٽ سڀ پيڊ سگنل	سادي رجسٽر ڊي ڊي او	بند	بند	ck
	ڊي ڊي او	On	بند	ck_fr
	سادي رجسٽر ڊي ڊي او	بند	On	ان پٽ رستو: ck_in ٻاھر نڪرڻ جو رستو: ck_out
	ڊي ڊي او	On	On	ان پٽ رستو: ck_fr_in ٻاھر نڪرڻ جو رستو: ck_fr_out

وسيلن جي استعمال ۽ ڊيزائن جي ڪارڪردگي جي تصديق

توھان حوالو ڪري سگھو ٿا Intel Quartus Prime تاليف رپورٽون وسيلن جي استعمال ۽ پنھنجي ڊيزائن جي ڪارڪردگي بابت تفصيل حاصل ڪرڻ لاءِ.

مينيو تي، ڪلڪ ڪريو پروسيسنگ ➤ گڏ ڪرڻ شروع ڪريو مڪمل تاليف کي هلائڻ لاء.

ڊزائن کي گڏ ڪرڻ کان پوء، ڪلڪ ڪريو پروسيسنگ ➤ تاليف جي رپورٽ.
استعمال ڪندي مواد جو جدولڏانهن وڃو فٽر ➤ ريسورس سيڪشن.
هڪ جي طرف view وسيلن جي استعمال جي معلومات، چونڊيو وسيلن جي استعمال جو خلاصو.
ب. جي طرف view وسيلن جي استعمال جي معلومات، چونڊيو اداري طرفان وسيلن جو استعمال.

GPIO Intel FPGA IP پيٽرولر سيٽنگون

توھان سيٽ ڪري سگھو ٿا GPIO IP ڪور لاءِ پيٽرول سيٽنگون Intel Quartus Prime سافٽ ويئر ۾. اختيارن جا ٽي گروپ آھن: جنرل, بفر، ۽ رجسٽر.

ٽيبل 9. GPIO IP ڪور پيرا ميٽرز - جنرل

پيرا ميٽر	حالت	اجازت ڏنل قدر	وصف
ڊيٽا جي هدايت	-	ان پٽ ٻاھر بيدير	GPIO لاء ڊيٽا جي هدايت کي بيان ڪري ٿو.
ڊيٽا جي چوٽي	-	1 کان 128 تائين	ڊيٽا جي چوٽي کي بيان ڪري ٿو.
ورثي جي اعلي سطحي بندرگاهن جا نالا استعمال ڪريو	-	On بند	ساڳي بندرگاهن جا نالا استعمال ڪريو جيئن Stratix V، Arria V، ۽ Cyclone V ڊوائيسز ۾. مثال طورample، dout ٿيندو dataout_h ۽ dataout_l، ۽ din ٿيندو datain_h ۽ datain_l. نوٽ: انهن بندرگاهن جو رويو Stratix V، Arria V، ۽ Cyclone V ڊوائيسز کان مختلف آهن. لڏپلاڻ جي ھدايتن لاء، لاڳاپيل معلومات ڏانھن وڃو.

ٽيبل 10. GPIO IP ڪور پيرا ميٽرز - بفر

پيرا ميٽر	حالت	اجازت ڏنل قدر	وصف
تفاوت بفر استعمال ڪريو	-	On بند	جيڪڏھن چالو ڪيو ويو آھي، فرق I/O بفرز کي فعال ڪري ٿو.
pseudo differential بفر استعمال ڪريو	ڊيٽا جي هدايت = ٻاھر استعمال ڪريو فرق بفر = آن	On بند	جيڪڏھن آئوٽ پُٽ موڊ ۾ آن ڪيو ويو آھي، pseudo differential output buffers کي فعال ڪري ٿو. هي اختيار خود بخود ٻه طرفي موڊ لاءِ آن ٿي ويندو جيڪڏهن توهان آن ڪيو تفاوت بفر استعمال ڪريو.
بس هولڊ سرڪٽ استعمال ڪريو	ڊيٽا جي هدايت = ان پٽ يا بيدير استعمال ڪريو فرق بفر = بند	On بند	جيڪڏهن آن ڪيو وڃي ته، بس هولڊ سرڪٽي ڪمزوريءَ سان I/O پن تي سگنل کي پنهنجي آخري هلائيندڙ حالت ۾ رکي سگهي ٿي جتي آئوٽ پُٽ بفر اسٽيٽ 1 يا 0 هوندي پر اعليٰ رڪاوٽ نه هوندي.
اوپن ڊيل آئوٽ استعمال ڪريو	ڊيٽا جي هدايت = ٻاھر يا بيدير استعمال ڪريو فرق بفر = بند	On بند	جيڪڏھن چالو ڪيو وڃي، اوپن ڊرين آئوٽ پٽ ڊوائيس کي سسٽم-سطح ڪنٽرول سگنل مهيا ڪرڻ جي قابل بنائي ٿو جھڙوڪ مداخلت ۽ لکڻ جي قابل سگنل جيڪي توھان جي سسٽم ۾ گھڻن ڊوائيسز پاران زور ڏئي سگھن ٿا.
آئوٽ پٽ فعال پورٽ کي فعال ڪريو	ڊيٽا جي هدايت = ٻاھر	On بند	جيڪڏھن چالو ڪيو ويو، صارف ان پٽ کي OE پورٽ ڏانھن فعال ڪري ٿو. هي اختيار خود بخود ٻه طرفي موڊ لاءِ آن ڪيو ويو آهي.
سلسلو ختم ڪرڻ / متوازي ختم ڪرڻ واري بندرگاهن کي فعال ڪريو	-	On بند	جيڪڏھن چالو ڪيو ويو آھي، ٻاھرين بفر جي سيريز ٽرمينيشن ڪنٽرول ۽ متوازي ڪنٽرول ڪنٽرول بندرگاھن کي فعال ڪري ٿو.

ٽيبل 11. GPIO IP ڪور پيرا ميٽرز - رجسٽرز

پيرا ميٽر	حالت	اجازت ڏنل قدر	وصف
رجسٽر موڊ	-	ڪو به سادي رجسٽر ڊي ڊي او	GPIO IP ڪور لاءِ رجسٽرڊ موڊ بيان ڪري ٿو: ڪو به- بفر کان / تائين هڪ سادي تار ڪنيڪشن بيان ڪري ٿو. سادي رجسٽربيان ڪري ٿو ته DDIO استعمال ڪيو ويندو آهي هڪ سادي رجسٽرٽ ۾ سنگل ڊيٽا-ريٽ موڊ (SDR). فٽر هن رجسٽر کي I/O ۾ پيڪ ڪري سگھي ٿو. ڊي ڊي او- بيان ڪري ٿو ته IP ڪور استعمال ڪري ٿو DDIO.
هم وقت سازي صاف / اڳوڻي پورٽ کي فعال ڪريو	رجسٽر موڊ = DDIO	ڪو به پڌرو اڳواٽ	وضاحت ڪري ٿو ته ڪيئن هم وقت سازي ري سيٽ پورٽ کي لاڳو ڪجي. ڪو به- هم وقت سازي ري سيٽ پورٽ کي غير فعال ڪري ٿو. پڌرو- SCLR پورٽ کي هم وقت سازي صاف ڪرڻ لاءِ قابل بڻائي ٿو. اڳواٽ- SSET پورٽ کي هم وقت سازي پريزيٽ لاءِ فعال ڪري ٿو.
غير مطابقت پڌرو / اڳ مقرر پورٽ کي فعال ڪريو	رجسٽر موڊ = DDIO	ڪو به پڌرو اڳواٽ	وضاحت ڪري ٿو ته ڪيئن لاڳو ڪرڻ غير مطابقت واري ري سيٽ پورٽ. ڪو به- غير هم وقتي ري سيٽ پورٽ کي غير فعال ڪري ٿو. پڌروACLR بندرگاهن کي فعال ڪري ٿو غير مطابقت پذير صاف ڪرڻ لاء. اڳواٽASET بندرگاهن کي فعال ڪري ٿو غير مطابقت پذير سيٽ لاءِ. ACLR ۽ ASET سگنل فعال اعلي آهن.
گھڙي فعال بندرگاهن کي فعال ڪريو	رجسٽر موڊ = DDIO	On بند	On-ڪلاڪ انبل (سي ڪي اي) پورٽ کي بي نقاب ڪري ٿو توهان کي ڪنٽرول ڪرڻ جي اجازت ڏيڻ لاءِ جڏهن ڊيٽا گھڙي يا ٻاهر آهي. هي سگنل ڊيٽا کي توهان جي ڪنٽرول کان بغير گذري وڃڻ کان روڪي ٿو. بند-گھڙي چالو پورٽ بي نقاب نه ڪيو ويو آهي ۽ ڊيٽا هميشه خودڪار طريقي سان رجسٽر ذريعي گذري ٿو.
اڌ شرح منطق	رجسٽر موڊ = DDIO	On بند	جيڪڏھن چالو ڪيو ويو، اڌ جي شرح ڊي ڊي آئي او کي فعال ڪري ٿو.
الڳ ان پٽ / ٻاھرين گھڙي	ڊيٽا جي هدايت = بيدير رجسٽر موڊ = سادو رجسٽر يا DDIO	On بند	جيڪڏھن چالو ڪيو وڃي، الڳ گھڙين کي فعال ڪري ٿو (CK_IN ۽ CK_OUT) ان پٽ ۽ ٻاھرين رستن لاءِ بائڊائريشنل موڊ ۾.

لاڳاپيل معلومات

ان پٽ ۽ آئوٽ پٽ بس هاء ۽ لو بٽس صفحي 12 تي

ھدايت: مٽايو datain_h ۽ datain_l بندرگاھون منتقل ٿيل IP ۾ صفحي 23 تي

رجسٽر پيڪنگ

GPIO IP ڪور توهان کي اجازت ڏئي ٿو ته رجسٽر کي پردي ۾ پيڪ ڪرڻ لاءِ علائقي ۽ وسيلن جي استعمال کي بچائڻ لاءِ.

توھان ٺاھي سگھوٿا مڪمل شرح DDIO ان پٽ ۽ آئوٽ پٿ تي فلپ فلاپ جي طور تي. ائين ڪرڻ لاءِ، ھن جدول ۾ ڏنل .qsf اسائنمينٽ شامل ڪريو.

ٽيبل 12. رجسٽر پيڪنگ QSF اسائنمنٽس

رستو	QSF تفويض
ان پٽ رجسٽر پيڪنگ	QSF اسائنمينٽ set_instance_assignment -name FAST_INPUT_REGISTER آن -to
ٻاھرين رجسٽر پيڪنگ	set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to
آئوٽ پٽ رجسٽر پيڪنگ کي فعال ڪريو	set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to

نوٽ: اهي تفويض رجسٽر پيڪنگ جي ضمانت نه ڏيندا آهن. بهرحال، اهي تفويض فٽٽر کي قانوني جڳهه ڳولڻ جي قابل بڻائي ٿو. ٻي صورت ۾، فٽر فلپ فلاپ کي ڪور ۾ رکي ٿو.

GPIO Intel FPGA IP ٽائمنگ

GPIO IP ڪور جي ڪارڪردگي جو دارومدار I/O جي پابندين ۽ ڪلاڪ جي مرحلن تي آهي. توهان جي GPIO ترتيب جي وقت کي درست ڪرڻ لاءِ، Intel سفارش ڪري ٿو ته توهان استعمال ڪريو ٽائمنگ اينالائيزر.

لاڳاپيل معلومات
Intel Quartus Prime Timeing Analyzer

ٽائمنگ اجزاء

GPIO IP ڪور ٽائمنگ اجزاء ٽن رستن تي مشتمل آھي.

I/O انٽرفيس رستا- FPGA کان خارجي وصول ڪندڙ ڊوائيسز تائين ۽ خارجي منتقلي ڊوائيسز کان FPGA تائين.
ڊيٽا ۽ گھڙي جو بنيادي انٽرفيس رستا- I/O کان ڪور تائين ۽ ڪور کان I/O تائين.
منتقلي جا رستا- اڌ شرح کان مڪمل شرح DDIO تائين، ۽ مڪمل شرح کان اڌ شرح DDIO تائين.

نوٽ: ٽائمنگ اينالائيزر DDIO_IN ۽ DDIO_OUT بلاڪ جي اندر واري رستي کي بليڪ باڪس سمجھي ٿو.

شڪل 10. ان پٽ پاٿ ٽائيمنگ اجزاء

شڪل 11. آئوٽ پٽ پاٿ ٽائيمنگ اجزاء

شڪل 12. آئوٽ پٽ پاٿ ٽائيمنگ اجزاء کي فعال ڪريو

دير جو عنصر

Intel Quartus Prime سافٽ ويئر خود بخود دير جي عناصر کي مقرر نٿو ڪري ته I / O وقت جي تجزيي ۾ سست کي وڌائڻ لاء. وقت کي بند ڪرڻ يا سستي کي وڌائڻ لاءِ، دير جي عناصر کي دستي طور تي سيٽ ڪريو Intel Quartus Prime سيٽنگون file (.qsf).

جدول 13. دير جا عنصر .qsf اسائنمينٽس

انهن اسائنمنٽس کي وضاحت ڪريو .qsf ۾ دير جي عناصر تائين رسائي حاصل ڪرڻ لاءِ.

دير جو عنصر	.qsf تفويض
ان پٽ دير عنصر	سيٽ_انسٽانس_اسائنمينٽ کي نالو INPUT_DELAY_CHAIN <0..63>
اوٽ پٽ دير جو عنصر	سيٽ_انسٽانس_اسائنمينٽ کي نالو OUTPUT_DELAY_CHAIN <0..15>
آئوٽ پٽ دير عنصر کي فعال ڪريو	سيٽ_انسٽانس_اسائنمينٽ کي نالو OE_DELAY_CHAIN <0..15>

وقت جو تجزيو

Intel Quartus Prime سافٽ ويئر خود بخود GPIO IP ڪور لاءِ SDC وقت جي پابنديون پيدا نٿو ڪري. توھان کي دستي طور تي وقت جي پابنديون داخل ڪرڻ گھرجي.

وقت جي هدايتن تي عمل ڪريو ۽ اڳوڻيamples انهي ڳالهه کي يقيني بڻائڻ لاءِ ته ٽائمنگ اينالائيزر I/O ٽائيمنگ جو صحيح تجزيو ڪري ٿو.

I/O انٽرفيس رستا لاءِ مناسب وقت جو تجزيو ڪرڻ لاءِ، .sdc ۾ سسٽم ڪلاڪ پن جي خلاف ڊيٽا پنن جي سسٽم ليول جي رڪاوٽن کي بيان ڪريو. file.

بنيادي انٽرفيس رستن لاء مناسب وقت جي تجزيو ڪرڻ لاء، .sdc ۾ هنن گھڙي سيٽنگون بيان ڪريو. file:
- گھڙي بنيادي رجسٽر ڏانھن
- سادو رجسٽر ۽ ڊي ڊي آئي او موڊس لاءِ I/O رجسٽر تائين گھڙي

لاڳاپيل معلومات
AN 433: ماخذ- هم وقت ساز انٽرفيس کي محدود ڪرڻ ۽ تجزيو ڪرڻ
ماخذ- هم وقت ساز انٽرفيس کي محدود ڪرڻ ۽ تجزيو ڪرڻ لاءِ ٽيڪنالاجي بيان ڪري ٿي.

سنگل ڊيٽا جي شرح ان پٽ رجسٽر

شڪل 13. سنگل ڊيٽا جي شرح ان پٽ رجسٽر

جدول 14. سنگل ڊيٽا جي شرح ان پٽ رجسٽر .sdc ڪمانڊ Examples

حڪم	حڪم سابقample	وصف
ٺاھيو_گھڙي	ٺاھيو_ گھڙي - نالو sdr_in_clk - مدت "100 MHz" sdr_in_clk	ان پٽ گھڙي لاءِ گھڙي سيٽنگ ٺاھي ٿو.
set_input_delay	set_input_delay -clock sdr_in_clk 0.15 sdr_in_data	ٽائمنگ اينالائيزر کي هدايت ڪري ٿو ته ان پٽ I/O جي ٽائيمنگ جو تجزيو ڪرڻ لاءِ 0.15 ns ان پٽ دير سان.

مڪمل-شرح يا اڌ-ريٽ DDIO ان پٽ رجسٽر

مڪمل شرح ۽ اڌ جي شرح DDIO ان پٽ رجسٽرن جي ان پٽ طرف ساڳيا آھن. توهان صحيح طريقي سان سسٽم کي محدود ڪري سگهو ٿا هڪ مجازي ڪلاڪ استعمال ڪندي آف چپ ٽرانسميٽر کي ماڊل ڪرڻ لاءِ FPGA ڏانهن.

شڪل 14. مڪمل شرح يا اڌ-ريٽ DDIO ان پٽ رجسٽر

جدول 15. مڪمل-ريٽ يا اڌ-ريٽ DDIO ان پٽ رجسٽر .sdc Command Examples

حڪم	حڪم سابقample	وصف
ٺاھيو_گھڙي	create_clock -name virtual_clock مدت "200 MHz" ٺاھيو_ گھڙي - نالو ddio_in_clk مدت "200 MHz" ddio_in_clk	مجازي گھڙي ۽ DDIO گھڙي لاءِ گھڙي سيٽنگ ٺاھيو.
set_input_delay	set_input_delay -clock virtual_clock 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data	ٽائمنگ اينالائيزر کي ھدايت ڪريو ته منتقلي جي مثبت گھڙي جي ڪنڊ ۽ منفي گھڙي جي ڪنڊ جو تجزيو ڪرڻ. نوٽ ڪريو -add_delay ٻئي set_input_delay ڪمانڊ ۾.
set_false_path	set_false_path -fall_from virtual_clock -rise_to ddio_in_clk set_false_path -reise_from virtual_clock -fall_to ddio_in_clk	ٽائمنگ اينالائيزر کي ھدايت ڏيو ته مثبت گھڙي جي ڪنڊ کي منفي ايج ٽرگر ٿيل رجسٽر ڏانھن، ۽ ناڪاري گھڙي جي ڪنڊ کي مثبت ايج ٽرگر ٿيل رجسٽر ڏانھن. نوٽ: ck_hr تعدد اڌ ck_fr تعدد هجڻ گهرجي. جيڪڏهن I/O PLL گھڙين کي هلائي ٿو، توهان derive_pll_clocks .sdc ڪمانڊ استعمال ڪرڻ تي غور ڪري سگهو ٿا.

سنگل ڊيٽا ريٽ آئوٽ پٽ رجسٽر

شڪل 15. سنگل ڊيٽا ريٽ آئوٽ پٽ رجسٽر

ٽيبل 16. سنگل ڊيٽا ريٽ آئوٽ پٽ رجسٽر .sdc ڪمانڊ Examples

حڪم	حڪم سابقample	وصف
create_clock ۽ create_generated_clock	create_clock -name sdr_out_clk مدت "100 MHz" sdr_out_clk create_generated_clock -source sdr_out_clk -نالو sdr_out_outclk sdr_out_outclk	منتقل ڪرڻ لاء ذريعو گھڙي ۽ ٻاھرين گھڙي ٺاھيو.
set_output_delay	set_output_delay -clock sdr_out_clk 0.45 sdr_out_data	ٽائيمنگ اينالائيزر کي هدايت ڪري ٿو ته ٻاھرين ڊيٽا جو تجزيو ڪرڻ لاءِ ٻاھرين گھڙي جي خلاف منتقل ڪرڻ لاءِ.

مڪمل-شرح يا اڌ-شرح DDIO ٻاھرين رجسٽر

مڪمل شرح ۽ اڌ جي شرح DDIO ٻاھرين رجسٽرن جي ٻاھرين پاسي ساڳيا آھن.

ٽيبل 17. ڊي ڊي آئي او آئوٽ پٽ رجسٽر .sdc ڪمانڊ Examples

حڪم	حڪم سابقample	وصف
create_clock ۽ create_generated_clock	ٺاھيو_ گھڙي - نالو ddio_out_fr_clk مدت "200 MHz" ddio_out_fr_clk create_generated_clock -source ddio_out_fr_clk -نالو ddio_out_fr_outclk ddio_out_fr_outclk	DDIO ڏانهن گھڙين کي ٺاھيو ۽ گھڙي منتقل ڪرڻ لاءِ.
set_output_delay	set_output_delay -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -clock_fall -clock ddio_out_fr_outclk 0.55 ddio_out_fr_data	ٽائمنگ اينالائيزر کي هدايت ڪريو ته آئوٽ ڪلاڪ جي خلاف مثبت ۽ ناڪاري ڊيٽا جو تجزيو ڪري.
set_false_path	set_false_path -reise_from ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk	ٽائمنگ اينالائيزر کي هدايت ڪريو ته سورس ڪلاڪ جي اڀرندڙ ڪنڊ کي آئوٽ پٽ ڪلاڪ جي گرڻ واري ڪنڊ جي خلاف، ۽ سورس ڪلاڪ جي گرڻ واري ڪنڊ کي آئوٽ پٽ ڪلاڪ جي اڀرندڙ ڪنڊ جي خلاف نظر انداز ڪري

وقت بند ڪرڻ جي ھدايتون

GPIO ان پٽ رجسٽرز لاءِ، ان پٽ I/O جي منتقلي جو امڪان آهي ته هولڊ ٽائيم ناڪام ٿي وڃي جيڪڏهن توهان ان پٽ ڊيلي چين سيٽ نه ڪيو. هي ناڪامي گھڙي جي دير جي ڊيٽا جي دير کان وڏي ٿيڻ جي ڪري ٿي.

هولڊ ٽائيم کي پورو ڪرڻ لاءِ، ان پٽ ڊيلي چين استعمال ڪندي ان پٽ ڊيٽا جي رستي ۾ دير شامل ڪريو. عام طور تي، ان پٽ دير جي زنجير تقريبا 60 پي ايس في قدم 1 اسپيڊ گريڊ تي آهي. ٽائيم پاس ڪرڻ لاءِ لڳ ڀڳ ان پٽ ڊيلي چين سيٽنگ حاصل ڪرڻ لاءِ، منفي هولڊ سليڪ کي 60 پي ايس ذريعي ورهايو.

بهرحال، جيڪڏهن I/O PLL GPIO ان پٽ رجسٽرن جي گھڙين کي هلائي ٿو (سادو رجسٽر يا DDIO موڊ)، توهان معاوضي واري موڊ کي ماخذ هم وقت سازي موڊ تي سيٽ ڪري سگهو ٿا. فٽر بهتر سيٽ اپ لاءِ I/O PLL کي ترتيب ڏيڻ جي ڪوشش ڪندو ۽ ان پٽ I/O ٽائمنگ تجزيي لاءِ سستي رکندو.

GPIO آئوٽ پُٽ ۽ آئوٽ پُٽ فعال رجسٽرز لاءِ، توهان آئوٽ پُٽ ڊيٽا ۽ ڪلاڪ ۾ دير شامل ڪري سگهو ٿا آئوٽ پُٽ ۽ آئوٽ پُٽ استعمال ڪندي دير جي زنجير کي فعال ڪريو.

جيڪڏهن توهان سيٽ اپ وقت جي خلاف ورزي جو مشاهدو ڪيو ٿا، توهان وڌائي سگهو ٿا ٻاڦ واري گھڙي دير واري زنجير سيٽنگ.

جيڪڏھن توھان ڏسندا آھيو ھولڊ ٽائيم جي خلاف ورزي، توھان وڌائي سگھوٿا ٻاھرين ڊيٽا دير واري زنجير سيٽنگ.

GPIO Intel FPGA IP ڊيزائن Examples

GPIO IP ڪور ٺاهي سگھي ٿو ڊيزائن اڳamples جيڪي پيراميٽر ايڊيٽر ۾ توهان جي IP ترتيب سان ملن ٿا. توھان استعمال ڪري سگھوٿا ھي ڊيزائن examples جيئن حوالن جي طور تي IP ڪور کي تيز ڪرڻ ۽ نقلن ۾ متوقع رويي.

توھان ٺاھي سگھوٿا ڊيزائن examples GPIO IP core parameter editor کان. توھان کي مقرر ڪرڻ کان پوء جيڪي توھان چاھيو ٿا پيرا ميٽر، ڪلڪ ڪريو ٺاھيو Exampلي ڊزائن. IP ڪور ٺاهي ٿو ڊيزائن اڳوڻيampذريعو files توهان جي بيان ڪيل ڊاريڪٽري ۾.

شڪل 16. ذريعو Files ۾ ٺاهيل ڊيزائن Exampلي ڊاريڪٽري

نوٽ: .qsys files ڊيزائن جي دوران اندروني استعمال لاءِ آھنampصرف نسل. توھان انھن کي تبديل نٿا ڪري سگھو .qsys files.

GPIO IP ڪور Synthesizable Intel Quartus Prime Design Example

سنٿيسائيبل ڊيزائن Example هڪ تاليف لاءِ تيار پليٽ فارم ڊيزائنر سسٽم آهي جنهن کي توهان Intel Quartus Prime پروجيڪٽ ۾ شامل ڪري سگهو ٿا.

ڊيزائن ٺاهڻ ۽ استعمال ڪرڻ Example

تيار ڪرڻ لاءِ سنٿيسائيبل Intel Quartus Prime ڊيزائن example ذريعو مان files، ڊزائينز ex ۾ هيٺ ڏنل حڪم هلائيampلي ڊاريڪٽري:

quartus_sh -t make_qii_design.tcl

استعمال ڪرڻ لاءِ صحيح ڊيوائس بيان ڪرڻ لاءِ، ھيٺ ڏنل حڪم ھلايو:

quartus_sh -t make_qii_design.tcl [device_name]

TCL اسڪرپٽ هڪ qii ڊاريڪٽري ٺاهي ٿي جيڪا ed_synth.qpf پروجيڪٽ تي مشتمل آهي file. توهان هن پروجيڪٽ کي Intel Quartus Prime سافٽ ويئر ۾ کوليو ۽ گڏ ڪري سگهو ٿا.

GPIO IP ڪور سموليشن ڊيزائن Example

تخليقي ڊيزائن Example استعمال ڪري ٿو توهان جي GPIO IP بنيادي پيٽرولر سيٽنگون IP مثال ٺاهڻ لاءِ جيڪو سموليشن ڊرائيور سان ڳنڍيل آهي. ڊرائيور بي ترتيب ٽرئفڪ ٺاهي ٿو ۽ اندروني طور تي ٻاهر نڪرڻ واري ڊيٽا جي قانونيت کي جانچيندو آهي.

ڊزائين استعمال ڪندي اڳوڻيampلي، توهان هڪ واحد ڪمانڊ استعمال ڪندي هڪ تخليق هلائي سگهو ٿا، ان تي منحصر ڪري ٿو جيڪو توهان استعمال ڪيو ٿا. تخليق ڏيکاري ٿو ته توهان GPIO IP ڪور ڪيئن استعمال ڪري سگهو ٿا.

ڊيزائن ٺاهڻ ۽ استعمال ڪرڻ Example

تخليقي ڊيزائن ٺاهڻ لاءِ example ذريعو مان files هڪ Verilog simulator لاء، هيٺ ڏنل حڪم کي ڊزائين ۾ هلايو exampلي ڊاريڪٽري:

quartus_sh -t make_sim_design.tcl

تخليقي ڊيزائن ٺاهڻ لاءِ example ذريعو مان files هڪ VHDL سمائيٽر لاء، ڊزائينز ۾ هيٺ ڏنل حڪم هلائيampلي ڊاريڪٽري:

quartus_sh -t make_sim_design.tcl VHDL

TCL اسڪرپٽ هڪ سم ڊاريڪٽري ٺاهي ٿي جنهن ۾ سب ڊاريڪٽريون شامل آهن- هڪ هر هڪ سپورٽ سموليشن ٽول لاءِ. توھان ڳولهي سگھوٿا لکتون ھر ھڪڙي تخليقي اوزار لاءِ لاڳاپيل ڊائريڪٽرن ۾.

IP لڏپلاڻ وارو وهڪرو Arria V، Cyclone V، ۽ Stratix V ڊوائيسز لاءِ

IP لڏپلاڻ وارو وهڪرو توهان کي اجازت ڏئي ٿو ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، ۽ ALTIOBUF IP ڪور جي Arria V، Cyclone V، ۽ Stratix V ڊوائيسز جي GPIO IP ڪور ڏانهن Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز.

هي IP لڏپلاڻ وارو وهڪرو GPIO IP ڪور کي ترتيب ڏئي ٿو ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، ۽ ALTIOBUF IP ڪور جي سيٽنگن سان ملائڻ لاءِ، توهان کي IP ڪور کي ٻيهر ٺاهڻ جي اجازت ڏئي ٿو.

نوٽ: ڪجهه IP ڪور صرف مخصوص طريقن ۾ IP لڏپلاڻ جي وهڪري کي سپورٽ ڪن ٿا. جيڪڏهن توهان جو IP ڪور هڪ موڊ ۾ آهي جيڪو سپورٽ نه آهي، توهان کي GPIO IP ڪور لاءِ IP پيٽرول ايڊيٽر کي هلائڻ ۽ IP ڪور کي دستي طور تي ترتيب ڏيڻ جي ضرورت پوندي.

توهان جي ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، ۽ ALTIOBUF IP ڪور کي لڏڻ

توهان جي ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، ۽ ALTIOBUF IP ڪور کي GPIO Intel FPGA IP IP ڪور ڏانهن منتقل ڪرڻ لاءِ، انهن قدمن تي عمل ڪريو:

IP Parameter Editor ۾ پنهنجو ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، يا ALTIOBUF IP ڪور کوليو.
۾ في الحال چونڊيو ڊوائيس خاندان، چونڊيو Intel Arria 10 or انٽيل سائيڪلون 10 GX.
ڪلڪ ڪريو ختم ڪر کولڻ لاءِ GPIO IP پيٽرول ايڊيٽر.
IP پيٽرولر ايڊيٽر GPIO IP بنيادي سيٽنگن کي ترتيب ڏئي ٿو جهڙوڪ ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، يا ALTIOBUF بنيادي سيٽنگون.

جيڪڏھن انھن ٻنھي جي وچ ۾ ڪي غير مطابقت رکندڙ سيٽنگون آھن، چونڊيو نئين سپورٽ سيٽنگون.
ڪلڪ ڪريو ختم ڪر IP ڪور کي ٻيهر ٺاهڻ لاءِ.
RTL ۾ پنھنجي ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، يا ALTIOBUF IP ڪور انسٽيٽيشن کي GPIO IP ڪور سان تبديل ڪريو.

نوٽ: GPIO IP ڪور پورٽ جا نالا شايد ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، يا ALTIOBUF IP ڪور پورٽ نالن سان نه هجن. تنهن ڪري، صرف انسٽيٽيشن ۾ IP بنيادي نالو تبديل ڪرڻ ڪافي نه ٿي سگھي.

لاڳاپيل معلومات
ان پٽ ۽ آئوٽ پٽ بس هاء ۽ لو بٽس صفحي 12 تي

ھدايت: مٽايو datain_h ۽ datain_l بندرگاهن منتقل ٿيل IP ۾

جڏھن توھان پنھنجي GPIO IP کي پوئين ڊوائيسن مان GPIO IP ڪور ڏانھن منتقل ڪريو ٿا، توھان چالو ڪري سگھو ٿا ورثي جي اعلي سطحي بندرگاهن جا نالا استعمال ڪريو اختيار GPIO IP ڪور پيٽرولر ايڊيٽر ۾. بهرحال، GPIO IP ڪور ۾ انهن بندرگاهن جو رويو مختلف آهي IP ڪور جي ڀيٽ ۾ Stratix V، Arria V، ۽ Cyclone V ڊوائيسز لاءِ استعمال ٿيل.

GPIO IP ڪور انهن بندرگاهن کي انهن گھڙي جي ڪنڊن تي ٻاھرين رجسٽرن تائين پهچائي ٿو:

datain_h-آئوٽ ڪلاڪ جي اڀرندڙ ڪنڊ تي
datain_l- آئوٽ ڪلاڪ جي گرڻ واري ڪنڊ تي

جيڪڏھن توھان پنھنجي GPIO IP کي Stratix V، Arria V، ۽ Cyclone V ڊوائيسز تان منتقل ڪيو آھي، جڏھن توھان GPIO IP ڪور پاران ٺاھيل IP کي انسٽنٽ ڪريو ٿا، datain_h ۽ datain_l بندرگاھن کي تبديل ڪريو.

لاڳاپيل معلومات
ان پٽ ۽ آئوٽ پٽ بس هاء ۽ لو بٽس صفحي 12 تي

GPIO Intel FPGA IP يوزر گائيڊ آرڪائيوز

IP ورزن ساڳيا آهن جيئن Intel Quartus Prime Design Suite سافٽ ويئر ورجن v19.1 تائين. Intel Quartus Prime Design Suite سافٽ ويئر ورزن 19.2 يا بعد ۾، IP cores وٽ ھڪڙو نئون IP ورزننگ اسڪيم آھي.

جيڪڏهن هڪ IP ڪور نسخو درج نه ڪيو ويو آهي، اڳوڻي IP ڪور ورزن لاء صارف گائيڊ لاڳو ٿئي ٿو.

IP ڪور نسخو	استعمال ڪندڙ ھدايت
20.0.0	GPIO Intel FPGA IP يوزر گائيڊ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز
19.3.0	GPIO Intel FPGA IP يوزر گائيڊ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز
19.3.0	GPIO Intel FPGA IP يوزر گائيڊ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز
18.1	GPIO Intel FPGA IP يوزر گائيڊ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز
18.0	GPIO Intel FPGA IP يوزر گائيڊ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز
17.1	Intel FPGA GPIO IP ڪور يوزر گائيڊ
17.0	Altera GPIO IP ڪور يوزر گائيڊ
16.1	Altera GPIO IP ڪور يوزر گائيڊ
16.0	Altera GPIO IP ڪور يوزر گائيڊ
14.1	Altera GPIO Megafunction يوزر گائيڊ
13.1	Altera GPIO Megafunction يوزر گائيڊ

GPIO Intel FPGA IP يوزر گائيڊ لاءِ دستاويز جي نظرثاني جي تاريخ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
2021.07.15	21.2	20.0.0	ڊراگرام کي اپڊيٽ ڪيو جيڪو ڏيکاري ٿو آسان view ڊيوٽ[0] کي ڊاٽ[3] ۽ ڊاوٽ[3] کي ڊاوٽ[0] کي اپڊيٽ ڪرڻ لاءِ واحد ختم ٿيل GPIO ان پٽ پاٿ جو.
2021.03.29	21.1	20.0.0	GPIO IP ورزن نمبر کي 20.0.0 تائين اپڊيٽ ڪيو.
2021.03.12	20.4	19.3.0	اپڊيٽ ڪيو IP لڏپلاڻ جي ھدايتن کي بيان ڪرڻ لاءِ ته GPIO IP ڊوڙي ٿو datain_h کي اڀرندڙ ڪناري تي ۽ datain_l کي گرڻ واري ڪنڊ تي.
2019.10.01	19.3	19.3.0	.qsf تفويض ڪوڊ ۾ ٽائپوگرافڪ غلطي کي درست ڪيو ويو دير جي عناصر بابت موضوع ۾.
2019.03.04	18.1	18.1	مضمونن ۾ ان پٽ واٽ جي باري ۾، ۽ آئوٽ ۽ آئوٽ پٽ کي فعال ڪرڻ جا رستا: وضاحت ڪرڻ لاءِ عنوانن ۾ نوٽس کي درست ڪيو ته GPIO Intel FPGA IP bidirectional پنن جي متحرڪ حساب ڪتاب کي سپورٽ نٿو ڪري. شامل ڪيل لنڪس PHY لائيٽ لاءِ متوازي انٽرفيسز لاءِ Intel FPGA IP ڪور يوزر گائيڊ: Intel Stratix 10, Intel Arria 10, and Intel Cyclone 10 GX Devices وڌيڪ معلومات لاءِ ايپليڪيشنن جي باري ۾ وڌيڪ معلومات لاءِ جن لاءِ ڊائنامڪ ڪليبريشن جي ضرورت هوندي آهي بائي طرفي پنن لاءِ.
2018.08.28	18.0	18.0	انٽيل FPGA GPIO IP ڪور يوزر گائيڊ کان GPIO Intel FPGA IP يوزر گائيڊ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز. Intel Stratix 10 GPIO IP صارف گائيڊ ڏانهن هڪ لنڪ شامل ڪيو ويو. IP جو نالو مٽايو ”Intel FPGA GPIO“ مان ”GPIO Intel FPGA IP“. "clk_fr" ۽ "clk_hr" کان "ck_fr" ۽ "ck_hr" جا درست مثال. اصل IP بنيادي سگنل جا نالا ڏيکارڻ لاءِ GPIO IP ان پٽ پاٿ ۽ آئوٽ پٽ پاٿ ڊاگرامس کي اپڊيٽ ڪيو.

تاريخ	نسخو	تبديليون
نومبر 2017	2017.11.06	Intel Cyclone 10 GX ڊوائيسز لاءِ سپورٽ شامل ڪئي وئي. GPIO IP ڪور ۾ سگنل نالن سان ملائڻ لاءِ انگن اکرن ۾ سگنل جا نالا اپڊيٽ ڪيو. شامل ڪيو ويو ٻاھر نڪرڻ وارو رستو waveform. "Altera GPIO IP core" کي "Intel FPGA GPIO IP core" جو نالو ڏنو ويو. "Altera IOPLL IP core" کي "Intel FPGA IOPLL IP core" جو نالو ڏنو ويو. "TimeQuest ٽائمنگ اينالائيزر" کي "ٽائمنگ اينالائيزر" جو نالو ڏنو ويو. "Qsys" کي "پليٽ فارم ڊيزائنر" جو نالو ڏنو ويو. واضح ڪيو ويو آهي ته ASET ۽ ACLR سگنل فعال اعلي آهن.
مئي 2017	2017.05.08	جدول کي اپڊيٽ ڪيو ويو لسٽنگ GPIO بفر پيرا ميٽرز جي شرطن کي بيان ڪرڻ لاءِ بس هولڊ سرڪٽ استعمال ڪريو parameter اختيار. انٽيل جي طور تي ريبرنڊ ڪيو ويو.
آڪٽوبر 2016	2016.10.31	ان پٽ واٽ جي موج کي اپڊيٽ ڪيو. ڊن ۽ ڊاٽ بسن ۾ اعلي ۽ گهٽ بٽ بيان ڪندي هڪ موضوع شامل ڪيو.
آگسٽ 2016	2016.08.05	GPIO IP ڪور ۾ متحرڪ OCT سپورٽ بابت نوٽس شامل ڪيا ويا. درستي ۽ وضاحت کي بهتر ڪرڻ لاءِ پيراميٽر سيٽنگون بابت موضوع کي اپڊيٽ ڪيو. ڊيزائن ٺاهڻ بابت سيڪشن کي اپڊيٽ ڪيو exampلي. شامل ڪيو ويو ھڪ ھدايت واري موضوع بابت رويي جي باري ۾ وراثت بندرگاھن جڏھن توھان لڏپلاڻ ڪندا آھيو GPIO IP ڪور تان Stratix V، Arria V، ۽ Cyclone V ڊوائيسز. وضاحت کي بهتر ڪرڻ ۽ حوالن جي آسانيءَ لاءِ دستاويز کي ٻيهر لکيو ۽ ترتيب ڏنو. Quartus II جي مثالن کي Quartus Prime ۾ تبديل ڪيو ويو.
آگسٽ 2014	2014.08.18	شامل ڪيل وقت جي معلومات. شامل ٿيل رجسٽرڊ پيڪنگ جي معلومات. شامل ڪيو ويو ورثي جي اعلي سطحي بندرگاهن جا نالا استعمال ڪريو پيرا ميٽر. هي هڪ نئون پيٽرولر آهي. شامل ٿيل رجسٽرڊ پيڪنگ جي معلومات. اصطلاح ميگا فنڪشن کي IP ڪور سان تبديل ڪيو.
نومبر 2013	2013.11.29	شروعاتي ڇڏڻ.

موٽ موڪليو

GPIO Intel FPGA IP يوزر گائيڊ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز

دستاويز / وسيلا

intel GPIO Intel FPGA IP [pdf] استعمال ڪندڙ ھدايت
GPIO Intel FPGA IP، GPIO، Intel FPGA IP، FPGA IP

حوالو

استعمال ڪندڙ دستي

GPIO Intel® FPGA IP يوزر گائيڊ

Intel® Arria® 10 ۽ Intel® Cyclone® 10 GX ڊوائيسز

GPIO Intel FPGA IP لاءِ معلومات جاري ڪريو

GPIO Intel FPGA IP خاصيتون

GPIO Intel FPGA IP ڊيٽا رستا

ان پٽ رستو

آئوٽ ۽ آئوٽ پٽ فعال رستا

GPIO Intel FPGA IP انٽرفيس سگنل

گڏيل سگنل

ڊيٽا بٽ-آرڊر ڊيٽا انٽرفيس لاءِ

ان پٽ ۽ آئوٽ پٽ بس هاء ۽ لو بٽس

ڊيٽا انٽرفيس سگنل ۽ لاڳاپيل گھڙي

وسيلن جي استعمال ۽ ڊيزائن جي ڪارڪردگي جي تصديق

GPIO Intel FPGA IP پيٽرولر سيٽنگون

رجسٽر پيڪنگ

GPIO Intel FPGA IP ٽائمنگ

ٽائمنگ اجزاء

دير جو عنصر

وقت جو تجزيو

سنگل ڊيٽا جي شرح ان پٽ رجسٽر

مڪمل-شرح يا اڌ-ريٽ DDIO ان پٽ رجسٽر

سنگل ڊيٽا ريٽ آئوٽ پٽ رجسٽر

مڪمل-شرح يا اڌ-شرح DDIO ٻاھرين رجسٽر

وقت بند ڪرڻ جي ھدايتون

GPIO Intel FPGA IP ڊيزائن Examples

GPIO IP ڪور Synthesizable Intel Quartus Prime Design Example

GPIO IP ڪور سموليشن ڊيزائن Example

IP لڏپلاڻ وارو وهڪرو Arria V، Cyclone V، ۽ Stratix V ڊوائيسز لاءِ

توهان جي ALTDIO_IN، ALTDIO_OUT، ALTDIO_BIDIR، ۽ ALTIOBUF IP ڪور کي لڏڻ

ھدايت: مٽايو datain_h ۽ datain_l بندرگاهن منتقل ٿيل IP ۾

GPIO Intel FPGA IP يوزر گائيڊ آرڪائيوز

GPIO Intel FPGA IP يوزر گائيڊ لاءِ دستاويز جي نظرثاني جي تاريخ: Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز

دستاويز / وسيلا

حوالو

تبصرو ڇڏي ڏيو

رد ڪريو جواب