مواد لڪائڻ
1 انٽيل چپ ID FPGA IP ڪور
2 لاڳاپيل معلومات
3 ڊوائيس سپورٽ
4 چپ ID Intel Stratix 10 FPGA IP ڪور
5 بندرگاهن
6 سگنل ٽيپ ذريعي چپ ID Intel Stratix 10 FPGA IP تائين رسائي
6.1 چپ ID Intel Stratix 10 FPGA IP ڪور کي ري سيٽ ڪرڻ
6.2 لاڳاپيل معلومات
6.3 منفرد چپ ID Intel Arria 10 FPGA IP ۽ Unique Chip ID Intel Cyclone 10 GX FPGA IP تائين رسائي سگنل ٽيپ ذريعي
6.4 چپ ID Intel FPGA IP ڪور کي ري سيٽ ڪرڻ
6.5 چپ ID Intel FPGA IP Cores صارف گائيڊ آرڪائيوز
7 دستاويز جي نظرثاني جي تاريخ لاءِ چپ ID Intel FPGA IP Cores يوزر گائيڊ
8 دستاويز / وسيلا
8.1 حوالو
9 لاڳاپيل پوسٽون

intel-LOGO

انٽيل چپ ID FPGA IP ڪور

intel-Chip-ID-FPGA-IP-Cores-PRODUCT

هر سپورٽ Intel® FPGA وٽ هڪ منفرد 64-bit چپ ID آهي. چپ ID Intel FPGA IP cores توهان کي هن چپ ID کي پڙهڻ جي اجازت ڏين ٿا ڊوائيس جي سڃاڻپ لاءِ.

لاڳاپيل معلومات

  • Intel FPGA IP ڪور جو تعارف
    • سڀني Intel FPGA IP cores جي باري ۾ عام معلومات مهيا ڪري ٿي، جنهن ۾ پيراميٽرائيزنگ، پيدا ڪرڻ، اپ گريڊ ڪرڻ، ۽ IP cores کي تخليق ڪرڻ شامل آهن.
  • هڪ گڏيل سموليٽر سيٽ اپ اسڪرپٽ ٺاهي رهيو آهي
    • تخليق اسڪرپٽ ٺاهيو جيڪي سافٽ ويئر يا IP ورزن جي اپ گريڊ لاء دستياب اپڊيٽ جي ضرورت نه هونديون آهن.

ڊوائيس سپورٽ

IP ڪور سپورٽ ڊوائيسز
چپ ID Intel Stratix® 10 FPGA IP ڪور Intel Stratix 10
منفرد چپ ID Intel Arria® 10 FPGA IP core Intel Arria 10
منفرد چپ ID Intel Cyclone® 10 GX FPGA IP ڪور انٽيل سائيڪلون 10 GX
منفرد چپ ID Intel MAX® 10 FPGA IP Intel MAX 10
منفرد چپ ID Intel FPGA IP ڪور Stratix V Arria V سائيڪلون V

لاڳاپيل معلومات

  • منفرد چپ ID Intel MAX 10 FPGA IP ڪور

چپ ID Intel Stratix 10 FPGA IP ڪور

  • هي حصو بيان ڪري ٿو چپ ID Intel Stratix 10 FPGA IP ڪور.

فنڪشنل وضاحت

data_valid سگنل شروعاتي حالت ۾ گھٽ شروع ٿئي ٿو جتي ڊوائيس مان ڊيٽا نه پڙھي وڃي ٿي. ريڊڊ ان پٽ پورٽ تي اعلي کان گهٽ نبض کي کارائڻ کان پوء، چپ ID Intel Stratix 10 FPGA IP پڙهي ٿو منفرد چپ ID. پڙهڻ کان پوء، IP ڪور ڊيٽا_valid سگنل تي زور ڏئي ٿو ته اهو ظاهر ڪري ٿو ته آئوٽ پورٽ تي منفرد چپ ID قدر حاصل ڪرڻ لاء تيار آهي. آپريشن صرف ورجائي ٿو جڏهن توهان IP ڪور ري سيٽ ڪيو. chip_id[63:0] آئوٽ پورٽ منفرد چپ ID جي قيمت رکي ٿو جيستائين توهان ڊوائيس کي ٻيهر ترتيب نه ڏيو يا IP ڪور کي ري سيٽ ڪريو.

نوٽ: توهان چپ ID IP ڪور کي نقل نٿا ڪري سگهو ڇاڪاڻ ته IP ڪور SDM کان چپ ID ڊيٽا تي جواب وصول ڪري ٿو. هن IP ڪور جي تصديق ڪرڻ لاء، Intel سفارش ڪري ٿو ته توهان هارڊويئر تشخيص انجام ڏيو.

بندرگاهن

شڪل 1: چپ ID Intel Stratix 10 FPGA IP ڪور پورٽس

intel-Chip-ID-FPGA-IP-Cores-FIG-1

جدول 2: چپ ID Intel Stratix 10 FPGA IP ڪور پورٽ تفصيل

بندرگاهه I/O سائيز (بٽ) وصف
ڪلين ان پٽ 1 فيڊس ڪلاڪ سگنل چپ ID بلاڪ ڏانهن. وڌ ۾ وڌ سپورٽ ٿيل فریکوئنسي توهان جي سسٽم ڪلاڪ جي برابر آهي.
ري سيٽ ان پٽ 1 هم وقت ساز ري سيٽ جيڪو IP ڪور کي ريٽ ڪري ٿو.

IP ڪور کي ري سيٽ ڪرڻ لاءِ، گهٽ ۾ گهٽ 10 ڪلين سائيڪلن لاءِ ري سيٽ سگنل کي زور ڏيو.
data_valid ٻاھر 1 ظاهر ڪري ٿو ته منفرد چپ ID ٻيهر حاصل ڪرڻ لاء تيار آهي. جيڪڏهن سگنل گهٽ آهي، IP ڪور ابتدائي حالت ۾ آهي يا فيوز ID مان ڊيٽا لوڊ ڪرڻ لاء جاري آهي. IP core کان پوءِ سگنل جي تصديق ڪري ٿي، ڊيٽا chip_id [63..0] آئوٽ پورٽ تي ٻيهر حاصل ڪرڻ لاءِ تيار آهي.
chip_id ٻاھر 64 ظاهر ڪري ٿو منفرد چپ ID ان جي لاڳاپيل فيوز ID جي جڳھ جي مطابق. ڊيٽا صرف صحيح آهي جڏهن ته IP ڪور ڊيٽا_valid سگنل جي تصديق ڪري ٿو.

پاور اپ تي قيمت 0 تي ري سيٽ ڪري ٿي.

chip_id [63:0] آئوٽ پٽ پورٽ منفرد چپ ID جي قيمت رکي ٿو جيستائين توهان ڊوائيس کي ٻيهر ترتيب نه ڏيو يا IP ڪور کي ري سيٽ ڪريو.
پڙهيل ان پٽ 1 پڙهيل سگنل استعمال ڪيو ويندو آهي ڊوائيس مان ID قدر پڙهڻ لاءِ. هر دفعي سگنل جي قيمت 1 کان 0 تائين تبديل ڪري ٿي، IP ڪور پڙهڻ واري ID آپريشن کي هلائي ٿو.

توهان کي لازمي طور تي 0 ڏانهن سگنل هلائڻ گهرجي جڏهن غير استعمال ٿيل هجي. ريڊ آئي ڊي آپريشن شروع ڪرڻ لاءِ، گھٽ ۾ گھٽ 3 گھڙين جي چڪر لاءِ سگنل کي اونڌو ڪريو، پوءِ ان کي ھيٺ ڪريو. IP ڪور چپ ID جي قيمت پڙهڻ شروع ٿئي ٿو.

سگنل ٽيپ ذريعي چپ ID Intel Stratix 10 FPGA IP تائين رسائي

جڏهن توهان پڙهيل سگنل کي ٽوگل ڪريو ٿا، چپ ID Intel Stratix 10 FPGA IP ڪور انٽيل اسٽريٽڪس 10 ڊوائيس تان چپ ID پڙهڻ شروع ڪري ٿو. جڏهن چپ ID تيار ٿئي ٿي، چپ ID Intel Stratix 10 FPGA IP ڪور ڊيٽا_valid سگنل تي زور ڏئي ٿو ۽ J کي ختم ڪري ٿو.TAG پهچ.

نوٽ: منفرد چپ ID پڙهڻ جي ڪوشش ڪرڻ کان اڳ مڪمل چپ ترتيب ڏيڻ کان پوءِ tCD2UM جي برابر دير جي اجازت ڏيو. tCD2UM قدر لاءِ لاڳاپيل ڊوائيس ڊيٽا شيٽ جو حوالو ڏيو.

چپ ID Intel Stratix 10 FPGA IP ڪور کي ري سيٽ ڪرڻ

IP ڪور کي ريٽ ڪرڻ لاء، توهان کي لازمي طور تي ري سيٽ سگنل کي گهٽ ۾ گهٽ ڏهن ڪلاڪ چڪر لاء زور ڏيڻ گهرجي.

نوٽ

  1. Intel Stratix 10 ڊوائيسز لاءِ، IP ڪور کي ري سيٽ نه ڪريو جيستائين گھٽ ۾ گھٽ tCD2UM مڪمل چپ جي شروعات کان پوءِ. tCD2UM قدر لاءِ لاڳاپيل ڊوائيس ڊيٽا شيٽ جو حوالو ڏيو.
  2. IP core instantiation guidelines لاءِ، توهان کي Intel Stratix 10 Reset Release IP سيڪشن Intel Stratix 10 Configuration User Guide ڏانهن رجوع ڪرڻ گهرجي.
لاڳاپيل معلومات

Intel Stratix 10 ڪنفيگريشن يوزر گائيڊ

  • Intel Stratix 10 Reset Release IP بابت وڌيڪ معلومات مهيا ڪري ٿي.

چپ ID Intel FPGA IP ڪور

ھي سيڪشن ھيٺ ڏنل IP ڪور بيان ڪري ٿو

  • منفرد چپ ID Intel Arria 10 FPGA IP ڪور
  • منفرد چپ ID Intel Cyclone 10 GX FPGA IP ڪور
  • منفرد چپ ID Intel FPGA IP ڪور

فنڪشنل وضاحت

data_valid سگنل شروعاتي حالت ۾ گھٽ شروع ٿئي ٿو جتي ڊوائيس مان ڊيٽا نه پڙھي وڃي ٿي. ڪلين ان پٽ پورٽ تي ڪلاڪ سگنل کي فيڊ ڪرڻ کان پوء، چپ ID Intel FPGA IP ڪور منفرد چپ ID پڙهي ٿو. پڙهڻ کان پوء، IP ڪور ڊيٽا_valid سگنل تي زور ڏئي ٿو ته اهو ظاهر ڪري ٿو ته آئوٽ پورٽ تي منفرد چپ ID قدر حاصل ڪرڻ لاء تيار آهي. آپريشن صرف ورجائي ٿو جڏهن توهان IP ڪور ري سيٽ ڪيو. chip_id[63:0] آئوٽ پورٽ منفرد چپ ID جي قيمت رکي ٿو جيستائين توهان ڊوائيس کي ٻيهر ترتيب نه ڏيو يا IP ڪور کي ري سيٽ ڪريو.

نوٽ: Intel Chip ID IP core وٽ سموليشن ماڊل ڪونھي fileايس. هن IP ڪور جي تصديق ڪرڻ لاء، Intel سفارش ڪري ٿو ته توهان هارڊويئر تشخيص انجام ڏيو.

شڪل 2: چپ ID Intel FPGA IP ڪور پورٽس

intel-Chip-ID-FPGA-IP-Cores-FIG-2

جدول 3: چپ ID Intel FPGA IP ڪور پورٽ تفصيل

بندرگاهه I/O سائيز (بٽ) وصف
ڪلين ان پٽ 1 فيڊس ڪلاڪ سگنل چپ ID بلاڪ ڏانهن. وڌ ۾ وڌ سپورٽ تعدد هيٺ ڏنل آهن:

• Intel Arria 10 ۽ Intel Cyclone 10 GX لاءِ: 30 MHz.

• Intel MAX 10 لاءِ، Stratix V، Arria V ۽ Cyclone V: 100 MHz.
ري سيٽ ان پٽ 1 هم وقت ساز ري سيٽ جيڪو IP ڪور کي ريٽ ڪري ٿو.

IP ڪور کي ري سيٽ ڪرڻ لاءِ، گهٽ ۾ گهٽ 10 ڪلين سائيڪلن (1) لاءِ ري سيٽ سگنل بلند ڪريو.

chip_id [63:0] آئوٽ پٽ پورٽ منفرد چپ ID جي قيمت رکي ٿو جيستائين توهان ڊوائيس کي ٻيهر ترتيب نه ڏيو يا IP ڪور کي ري سيٽ ڪريو.
data_valid ٻاھر 1 ظاهر ڪري ٿو ته منفرد چپ ID ٻيهر حاصل ڪرڻ لاء تيار آهي. جيڪڏهن سگنل گهٽ آهي، IP ڪور ابتدائي حالت ۾ آهي يا فيوز ID مان ڊيٽا لوڊ ڪرڻ لاء جاري آهي. IP core کان پوءِ سگنل جي تصديق ڪري ٿي، ڊيٽا chip_id [63..0] آئوٽ پورٽ تي ٻيهر حاصل ڪرڻ لاءِ تيار آهي.
chip_id ٻاھر 64 ظاهر ڪري ٿو منفرد چپ ID ان جي لاڳاپيل فيوز ID جي جڳھ جي مطابق. ڊيٽا صرف صحيح آهي جڏهن ته IP ڪور ڊيٽا_valid سگنل جي تصديق ڪري ٿو.

پاور اپ تي قيمت 0 تي ري سيٽ ڪري ٿي.
منفرد چپ ID Intel Arria 10 FPGA IP ۽ Unique Chip ID Intel Cyclone 10 GX FPGA IP تائين رسائي سگنل ٽيپ ذريعي

نوٽ: Intel Arria 10 ۽ Intel Cyclone 10 GX چپ ID ناقابل رسائي آهي جيڪڏهن توهان وٽ ٻيا سسٽم يا IP ڪور آهن J تائين رسائي.TAG گڏو گڏ. مثال لاءِampلي، سگنل ٽيپ II لاجڪ اينالائيزر، ٽرانسيور ٽول ڪٽ، ان-سسٽم سگنلز يا پروبس، ۽ SmartVID ڪنٽرولر IP ڪور.

جڏهن توهان ري سيٽ سگنل کي ٽوگل ڪريو ٿا، منفرد چپ ID Intel Arria 10 FPGA IP ۽ Unique Chip ID Intel Cyclone 10 GX FPGA IP cores Intel Arria 10 يا Intel Cyclone 10 GX ڊوائيس تان چپ ID پڙهڻ شروع ڪن ٿا. جڏهن چپ ID تيار ٿئي ٿي، منفرد چپ ID Intel Arria 10 FPGA IP ۽ Unique Chip ID Intel Cyclone 10 GX FPGA IP cores ڊيٽا_valid سگنل کي زور ڏئي ٿو ۽ J کي ختم ڪري ٿو.TAG پهچ.

نوٽ: منفرد چپ ID پڙهڻ جي ڪوشش ڪرڻ کان اڳ مڪمل چپ ترتيب ڏيڻ کان پوءِ tCD2UM جي برابر دير جي اجازت ڏيو. tCD2UM قدر لاءِ لاڳاپيل ڊوائيس ڊيٽا شيٽ جو حوالو ڏيو.

چپ ID Intel FPGA IP ڪور کي ري سيٽ ڪرڻ

IP ڪور کي ريٽ ڪرڻ لاء، توهان کي لازمي طور تي ري سيٽ سگنل کي گهٽ ۾ گهٽ ڏهن ڪلاڪ چڪر لاء زور ڏيڻ گهرجي. توهان کان پوء ري سيٽ سگنل کي ختم ڪرڻ کان پوء، IP ڪور فيوز ID بلاڪ مان منفرد چپ ID کي ٻيهر پڙهي ٿو. IP ڪور آپريشن کي مڪمل ڪرڻ کان پوء ڊيٽا_valid سگنل تي زور ڏئي ٿو.

نوٽ: Intel Arria 10، Intel Cyclone 10 GX، Intel MAX 10، Stratix V، Arria V، ۽ Cyclone V ڊوائيسز لاءِ، IP ڪور کي ري سيٽ نه ڪريو جيستائين گھٽ ۾ گھٽ tCD2UM مڪمل چپ جي شروعات کان پوءِ. tCD2UM قدر لاءِ لاڳاپيل ڊوائيس ڊيٽا شيٽ جو حوالو ڏيو.

چپ ID Intel FPGA IP Cores صارف گائيڊ آرڪائيوز

جيڪڏهن هڪ IP ڪور نسخو درج نه ڪيو ويو آهي، اڳوڻي IP ڪور ورزن لاء صارف گائيڊ لاڳو ٿئي ٿو.

IP ڪور نسخو استعمال ڪندڙ ھدايت
18.1 چپ ID Intel FPGA IP Cores استعمال ڪندڙ ھدايت
18.0 چپ ID Intel FPGA IP Cores استعمال ڪندڙ ھدايت

دستاويز جي نظرثاني جي تاريخ لاءِ چپ ID Intel FPGA IP Cores يوزر گائيڊ

دستاويزي نسخو Intel Quartus® وزيراعظم نسخو تبديليون
2022.09.26 20.3
  • هٽايو ويو پروجيڪٽ مينيجمينٽ بهترين طريقا ڳنڍ.
  • تازه ڪاري فنڪشنل وضاحت چپ ID Intel Stratix 10 FPGA IP ڪور ۾.
  • تازه ڪاري فنڪشنل وضاحت چپ ID Intel FPGA IP Cores ۾.
2020.10.05 20.3
  • جدول ۾ ڪلين ۽ ري سيٽ پورٽ جي وضاحت کي اپڊيٽ ڪيو: چپ ID Intel FPGA IP ڪور پورٽ تفصيل Intel MAX 10 تفصيل شامل ڪرڻ لاءِ.
  • اپڊيٽ ڪيو چپ ID Intel FPGA IP ڪور کي ري سيٽ ڪرڻ Intel MAX 10 ڊوائيس لاءِ سپورٽ شامل ڪرڻ لاءِ سيڪشن.
2019.05.17 19.1 اپڊيٽ ڪيو چپ ID Intel Stratix 10 FPGA IP ڪور کي ري سيٽ ڪرڻ IP core instantiation guidelines جي حوالي سان هڪ ٻيو نوٽ شامل ڪرڻ جو موضوع.
2019.02.19 18.1 Intel MAX 10 ڊوائيسز لاءِ سپورٽ شامل ڪئي وئي IP ڪور ۽ سپورٽ ڊوائيسز ٽيبل
2018.12.24 18.1
  • شامل ڪيو ويو چپ ID Intel FPGA IP Cores صارف گائيڊ آرڪائيوز سيڪشن.
  •  لاڳاپيل معاون ڊوائيسز تي وڌيڪ تفصيل مهيا ڪرڻ لاء دستاويز کي بحال ڪيو.
2018.06.08 18.0
  • اپڊيٽ ٿيل بندرگاهه جي وضاحت.
  • ري سيٽ پورٽ جي وضاحت کي اپڊيٽ ڪيو.
2018.05.07 18.0 شامل ڪيو ويو ريڊڊ پورٽ لاءِ چپ ID Intel Stratix 10 FPGA IP IP ڪور.

 

تاريخ نسخو تبديليون
ڊسمبر 2017 2017.12.11
  •  تازه ڪاري ٿيل دستاويز جي عنوان کان Altera منفرد چپ ID IP ڪور يوزر گائيڊ.
  • شامل ڪيو ويو ڊوائيس سپورٽ سيڪشن.
  •  گڏيل ۽ شامل ڪيل معلومات کان Altera Arria 10 منفرد چپ ID IP ڪور يوزر گائيڊ ۽ Stratix 10 منفرد چپ ID IP ڪور يوزر گائيڊ.
  • Rebranded to Intel.
  • تازه ڪاري فنڪشنل وضاحت.
  • شامل ڪيو ويو Intel Cyclone 10 GX ڊوائيس سپورٽ.
مئي 2016 2016.05.02
  •  هٽايو ويو معياري IP بنيادي معلومات ۽ Quartus Prime Handbook ڏانهن لنڪ شامل ڪيو.
  • آرريا 10 ڊوائيس سپورٽ بابت تازه ڪاري نوٽ.
سيپٽمبر، 2014 2014.09.02 • تازه ٿيل دستاويز جو عنوان ”Altera Unique Chip ID“ IP ڪور جو نئون نالو ظاهر ڪرڻ لاءِ.
تاريخ نسخو تبديليون
آگسٽ، 2014 2014.08.18
  • ورثي جي پيرا ميٽر ايڊيٽر لاءِ تازه ٿيل پيراميٽرائزيشن قدم.
  • شامل ڪيو ويو نوٽ ته هي IP ڪور آرريا 10 ڊيزائن کي سپورٽ نٿو ڪري.
جون، 2014 2014.06.30
  • تبديل ڪيو ويو ميگا ويزرڊ پلگ ان مئنيجر معلومات IP ڪيٽلاگ سان.
  • IP cores کي اپڊيٽ ڪرڻ بابت معياري معلومات شامل ڪئي وئي.
  • شامل ڪيل معياري تنصيب ۽ لائسنس جي معلومات.
  • ختم ٿيل پراڻي ڊوائيس سپورٽ سطح جي ڄاڻ. IP ڪور ڊيوائس سپورٽ ھاڻي موجود آھي IP Catalog ۽ parameter editor ۾.
سيپٽمبر، 2013 2013.09.20 "FPGA ڊيوائس جي چپ ID حاصل ڪرڻ" کي "FPGA ڊيوائس جي منفرد چپ ID حاصل ڪرڻ" کي ٻيهر لفظ ۾ اپڊيٽ ڪيو ويو.
مئي، 2013ع 1.0 شروعاتي ڇڏڻ.

موٽ موڪليو

دستاويز / وسيلا

انٽيل چپ ID FPGA IP ڪور [pdf] استعمال ڪندڙ ھدايت
چپ ID FPGA IP ڪور، چپ ID، FPGA IP ڪور، IP ڪور

حوالو

لاڳاپيل پوسٽون

تبصرو ڇڏي ڏيو

توهان جو اي ميل پتو شايع نه ڪيو ويندو. گهربل فيلڊ نشان لڳل آهن *