F-Tile Interlaken Intel FPGA IP ڊيزائن Example
تڪڙو شروع ھدايت
F-Tile Interlaken Intel® FPGA IP ڪور هڪ تخليق ٽيسٽ بينچ مهيا ڪري ٿو. هڪ هارڊويئر ڊيزائن example جيڪو تاليف ۽ هارڊويئر ٽيسٽ کي سپورٽ ڪري ٿو Intel Quartus® Prime Pro Edition سافٽ ويئر ورزن 21.4 ۾ دستياب هوندو. جڏهن توهان ڊزائين ٺاهي رهيا آهيو example، پيٽرولر ايڊيٽر پاڻمرادو ٺاهي ٿو fileاهو ضروري آهي ته ڊزائن کي ترتيب ڏيڻ، گڏ ڪرڻ ۽ جانچ ڪرڻ لاء.
ٽيسٽ بينچ ۽ ڊيزائن اڳوڻيample سپورٽ ڪري ٿو NRZ ۽ PAM4 موڊ F-Tile ڊوائيسز لاءِ. F-Tile Interlaken Intel FPGA IP ڪور ٺاهي ٿو ڊيزائن examples لينن جي تعداد ۽ ڊيٽا جي شرحن جي ھيٺين سپورٽ ٿيل مجموعن لاءِ.
لينن جي تعداد ۽ ڊيٽا جي شرحن جي IP سپورٽ ٿيل مجموعا
هيٺيون مجموعا سپورٽ آهن Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 21.3. ٻيا سڀئي مجموعا انٽيل ڪوارٽس پرائم پرو ايڊيشن جي مستقبل جي ورزن ۾ سپورٽ ڪيا ويندا.
|
رستن جو تعداد |
لين جي شرح (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | ها | – | ها | ها | – |
| 6 | – | – | – | ها | ها |
| 8 | – | – | ها | ها | – |
| 10 | – | – | ها | ها | – |
| 12 | – | ها | ها | ها | – |
شڪل 1. ڊولپمينٽ مرحلن لاءِ ڊيزائن Example
نوٽ: هارڊويئر ڪمپليشن ۽ ٽيسٽنگ Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 21.4 ۾ دستياب هوندي.
F-Tile Interlaken Intel FPGA IP ڪور ڊيزائن اڳوڻيampهيٺ ڏنل خاصيتن کي سپورٽ ڪري ٿو:
- اندروني TX کان RX سيريل لوپ بڪ موڊ
- خودڪار طور تي مقرر ٿيل سائيز پيڪيٽ ٺاهي ٿو
- بنيادي پيڪيٽ جي چڪاس جي صلاحيتون
- سسٽم ڪنسول استعمال ڪرڻ جي صلاحيت ٻيهر ٽيسٽ جي مقصد لاء ڊزائين ري سيٽ ڪرڻ لاء
شڪل 2.High-level Block Diagram
لاڳاپيل معلومات
- F-Tile Interlaken Intel FPGA IP يوزر گائيڊ
- F-Tile Interlaken Intel FPGA IP رليز نوٽس
هارڊويئر ۽ سافٽ ويئر گهرجون
اڳوڻي کي جانچڻ لاءampلي ڊيزائن، هيٺ ڏنل هارڊويئر ۽ سافٽ ويئر استعمال ڪريو:
- Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 21.3
- سسٽم ڪنسول
- سپورٽ ٿيل سميلٽر:
- Synopsys * VCS *
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE يا Questa*
نوٽ: ڊزائينز لاء هارڊويئر سپورٽ exampلي انٽيل ڪوارٽس پرائم پرو ايڊيشن سافٽ ويئر ورزن 21.4 ۾ دستياب هوندو.
ڊيزائن ٺاهڻ
شڪل 3. عمل
انهن قدمن تي عمل ڪريو ڊزائن ٺاهڻ لاءِ اڳampلي ۽ ٽيسٽ بينچ:
- Intel Quartus Prime Pro Edition سافٽ ويئر ۾، ڪلڪ ڪريو File ➤ نئون پروجيڪٽ مددگار نئون Intel Quartus Prime پروجيڪٽ ٺاهڻ لاءِ، يا ڪلڪ ڪريو File ➤ اوپن پروجيڪٽ هڪ موجوده Intel Quartus Prime پروجيڪٽ کي کولڻ لاءِ. جادوگر توهان کي هڪ ڊوائيس بيان ڪرڻ لاء اشارو ڏئي ٿو.
- ڊوائيس فيملي Agilex بيان ڪريو ۽ F-Tile سان ڊوائيس چونڊيو پنھنجي ڊيزائن لاءِ.
- IP Catalog ۾، ڳوليو ۽ ڊبل ڪلڪ ڪريو F-Tile Interlaken Intel FPGA IP. نئين IP مختلف ونڊو ظاهر ٿئي ٿي.
- هڪ اعلي سطحي نالو بيان ڪريو توهان جي ڪسٽم IP تبديلين لاء. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip.
- OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
شڪل 4. سابقampلي ڊيزائن ٽيب
6. IP ٽيب تي، توهان جي IP بنيادي تبديلي لاءِ پيٽرول بيان ڪريو.
7. ايڪس تيampلي ڊيزائن ٽئب، چونڊيو سموليشن آپشن ٽيسٽ بينچ ٺاهڻ لاءِ.
نوٽ: Synthesis آپشن هارڊويئر ايڪس لاءِ آهيampلي ڊيزائن، جيڪو Intel Quartus Prime Pro Edition سافٽ ويئر ورزن 21.4 ۾ موجود هوندو.
8. ٺاهيل HDL فارميٽ لاءِ، ٻئي Verilog ۽ VHDL آپشن موجود آهن.
9. ڪلڪ ڪريو Generate Exampلي ڊيزائن. منتخب ڪريو Exampلي ڊيزائن ڊاريڪٽري ونڊو ظاهر ٿئي ٿي.
10. جيڪڏھن توھان چاھيو ٿا ڊيزائن کي تبديل ڪريو Example ڊاريڪٽري جو رستو يا نالو ڏيکاريل ڊفالٽ مان (ilk_f_0_example_design)، نئين رستي ڏانهن براؤز ڪريو ۽ نئين ڊيزائن کي ٽائپ ڪريو example ڊاريڪٽري جو نالو.
11. ٺيڪ ڪريو ڪلڪ ڪريو.
نوٽ: F-Tile Interlaken Intel FPGA IP ڊيزائن ۾ اڳوڻيampلي، هڪ سسٽم پي ايل ايل خودڪار طور تي فوري طور تي، ۽ F-Tile Interlaken Intel FPGA IP ڪور سان ڳنڍيل آهي. سسٽم پي ايل ايل جي جوڙجڪ جو رستو ڊزائن ۾ اڳample آهي:
example_design.test_env_inst.test_dut.dut.pll
سسٽم پي ايل ايل ڊزائن ۾ اڳوڻيample شيئر ڪري ٿو ساڳيو 156.26 MHz حوالو گھڙي ٽرانسيور وانگر.
ڊاريڪٽري جي جوڙجڪ
F-Tile Interlaken Intel FPGA IP ڪور ھيٺ ڏنل ٺاھي ٿو files ڊزائينز لاءِ exampاليزي:
شڪل 5. ڊائريڪٽري جي جوڙجڪ
ٽيبل 2. هارڊويئر ڊيزائن Example File وضاحتون
هنن files ۾ آهنample_installation_dir>/ilk_f_0_example_design ڊاريڪٽري.
| File نالا | وصف |
| example_design.qpf | Intel Quartus Prime پروجيڪٽ file. |
| example_design.qsf | Intel Quartus Prime پروجيڪٽ سيٽنگون file |
| example_design.sdc جtag_time_template.sdc | Synopsys ڊيزائن جي پابندي file. توھان نقل ڪري سگھوٿا ۽ پنھنجي ڊزائن لاءِ ترميم ڪري سگھوٿا. |
| sysconsole_testbench.tcl | مکيه file سسٽم ڪنسول تائين رسائي لاءِ |
نوٽ: ڊزائينز لاء هارڊويئر سپورٽ exampلي انٽيل ڪوارٽس پرائم پرو ايڊيشن سافٽ ويئر ورزن 21.4 ۾ دستياب هوندو.
ٽيبل 3. ٽيسٽ بينچ File وصف
هي file ۾ آهيample_installation_dir>/ilk_f_0_example_design/ example_design/rtl ڊاريڪٽري.
| File نالو | وصف |
| top_tb.sv | اعليٰ سطحي ٽيسٽ بينچ file. |
ٽيبل 4. ٽيسٽ بينچ اسڪرپٽ
هنن files ۾ آهنample_installation_dir>/ilk_f_0_example_design/ example_design/testbench ڊاريڪٽري
| File نالو | وصف |
| run_vcs.sh | ٽيسٽ بينچ کي هلائڻ لاءِ Synopsys VCS اسڪرپٽ. |
| run_vcsmx.sh | ٽيسٽ بينچ کي هلائڻ لاءِ Synopsys VCS MX اسڪرپٽ. |
| run_mentor.tcl | Siemens EDA ModelSim SE يا Questa اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاءِ. |
ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ
شڪل 6. طريقيڪار
ٽيسٽ بينچ کي نقل ڪرڻ لاءِ انهن قدمن تي عمل ڪريو:
- ڪمانڊ پرامپٽ تي، ٽيسٽ بينچ سموليشن ڊاريڪٽري ۾ تبديل ڪريو. ڊاريڪٽري جو رستو آهيample_installation_dir>/example_design/ testbench.
- پنھنجي پسند جي سپورٽ ٿيل سموليٽر لاءِ نقلي اسڪرپٽ ھلايو. اسڪرپٽ گڏ ڪري ٿو ۽ ٽيسٽ بينچ کي سمائيٽر ۾ هلائي ٿو. توهان جي اسڪرپٽ کي چيڪ ڪرڻ گهرجي ته SOP ۽ EOP ڳڻپ سميوليشن مڪمل ٿيڻ کان پوءِ ملن ٿا.
جدول 5. سموليشن کي هلائڻ لاءِ قدم
| سمائيٽر | هدايتون |
|
وي سي ايس |
ڪمانڊ لائن ۾، ٽائپ ڪريو:
sh run_vcs.sh |
|
VCS MX |
ڪمانڊ لائن ۾، ٽائپ ڪريو:
sh run_vcsmx.sh |
|
ModelSim SE يا Questa |
ڪمانڊ لائن ۾، ٽائپ ڪريو:
vsim -do run_mentor.tcl جيڪڏهن توهان ماڊل سم GUI کي آڻڻ کان سواءِ تخليق ڪرڻ چاهيو ٿا، ٽائپ ڪريو:
vsim -c -do run_mentor.tcl |
3. نتيجن جو تجزيو ڪريو. هڪ ڪامياب تخليق پيڪٽ موڪلي ٿو ۽ وصول ڪري ٿو، ۽ "ٽيسٽ پاس ٿيل" ڏيکاري ٿو.
ڊيزائن لاء ٽيسٽ بينچ اڳوڻيampهيٺ ڏنل ڪم مڪمل ڪري ٿو:
- فوري طور تي F-Tile Interlaken Intel FPGA IP ڪور.
- PHY اسٽيٽس پرنٽ ڪري ٿو.
- Metaframe synchronization (SYNC_LOCK) ۽ لفظ (بلاڪ) جون حدون (WORD_LOCK) چيڪ ڪري ٿو.
- انتظار ڪري ٿو انفرادي لينن کي بند ڪرڻ ۽ ترتيب ڏيڻ لاءِ.
- پيڪيٽ منتقل ڪرڻ شروع ڪري ٿو.
- چيڪ پيڪٽ جا انگ اکر:
- CRC24 غلطيون
- ايس او پيز
- EOPs
هيٺيون ايسampلي آئوٽ هڪ ڪامياب تخليق ٽيسٽ رن کي بيان ڪري ٿو:
ڊيزائن کي گڏ ڪرڻ Example
- اڳوڻي کي يقيني بڻايو وڃيampلي ڊيزائن جي نسل مڪمل آهي.
- Intel Quartus Prime Pro Edition سافٽ ويئر ۾، Intel Quartus Prime پروجيڪٽ کوليوample_installation_dir>/example_design.qpf>.
- پروسيسنگ مينيو تي، ڪلڪ ڪريو ڪمپليشن شروع ڪريو.
ڊيزائن Exampوضاحت
ڊزائن جو مثالample Interlaken IP core جي ڪارڪردگيءَ کي ظاھر ڪري ٿو.
ڊيزائن Exampاجزاء
سابقampلي ڊيزائن سسٽم ۽ پي ايل ايل ريفرنس ڪلاڪ ۽ گهربل ڊيزائن اجزاء کي ڳنڍي ٿو. سابقampلي ڊيزائن IP ڪور کي اندروني لوپ بڪ موڊ ۾ ترتيب ڏئي ٿو ۽ IP ڪور TX صارف ڊيٽا جي منتقلي انٽرفيس تي پيڪيٽ ٺاهي ٿو. IP ڪور انهن پيڪن کي اندروني لوپ بڪ رستي تي ٽرانسيور ذريعي موڪلي ٿو.
IP ڪور رسيور کان پوءِ لوپ بڪ رستي تي پيڪٽس وصول ڪري ٿو، اهو انٽرليڪن پيڪٽس کي پروسيس ڪري ٿو ۽ انهن کي RX صارف ڊيٽا جي منتقلي انٽرفيس تي منتقل ڪري ٿو. سابقampلي ڊيزائن چيڪ ڪري ٿو ته پيڪيٽ مليل ۽ منتقل ٿيل ميچ.
F-Tile Interlaken Intel IP ڊيزائن exampهيٺ ڏنل اجزاء شامل آهن:
- F-Tile Interlaken Intel FPGA IP ڪور
- پيڪٽ جنريٽر ۽ پيڪٽ چيڪ ڪندڙ
- ايف ٽائل ريفرنس ۽ سسٽم PLL گھڙي Intel FPGA IP ڪور
انٽرفيس سگنل
ٽيبل 6. ڊيزائن Exampلي انٽرفيس سگنل
| پورٽ جو نالو | ھدايت | ويڪر (بٽ) | وصف |
|
mgmt_clk |
ان پٽ |
1 |
سسٽم ڪلاڪ ان پٽ. ڪلاڪ جي تعدد 100 MHz هجڻ گهرجي. |
|
pll_ref_clk |
ان پٽ |
1 |
ٽرانسيور ريفرنس ڪلاڪ. RX CDR PLL کي هلائي ٿو. |
| rx_pin | ان پٽ | رستن جو تعداد | وصول ڪندڙ SERDES ڊيٽا پن. |
| tx_pin | ٻاھر | رستن جو تعداد | منتقل ڪريو SERDES ڊيٽا پن. |
| rx_pin_n(1) | ان پٽ | رستن جو تعداد | وصول ڪندڙ SERDES ڊيٽا پن. |
| tx_pin_n(1) | ٻاھر | رستن جو تعداد | منتقل ڪريو SERDES ڊيٽا پن. |
|
mac_clk_pll_ref |
ان پٽ |
1 |
اهو سگنل هڪ PLL ذريعي هلائڻ گهرجي ۽ ساڳئي ڪلاڪ جو ذريعو استعمال ڪرڻ گهرجي جيڪو هلائي ٿو pll_ref_clk.
هي سگنل صرف PAM4 موڊ ڊوائيس مختلف حالتن ۾ موجود آهي. |
| usr_pb_reset_n | ان پٽ | 1 | سسٽم ري سيٽ. |
(1) صرف PAM4 مختلف قسمن ۾ موجود آهي.
Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن.
* ٻيا نالا ۽ برانڊ ٻين جي ملڪيت جي طور تي دعوي ڪري سگھن ٿا.
نقشو رجسٽر ڪريو
نوٽ:
- ڊيزائن Example رجسٽر ايڊريس 0x20** سان شروع ٿئي ٿو جڏهن ته Interlaken IP ڪور رجسٽر ايڊريس 0x10** سان شروع ٿئي ٿو.
- F-ٽائل PHY رجسٽر ايڊريس 0x30** سان شروع ٿئي ٿو جڏهن ته F-ٽائل FEC رجسٽر ايڊريس 0x40** سان شروع ٿئي ٿو. FEC رجسٽر صرف PAM4 موڊ ۾ موجود آهي.
- رسائي ڪوڊ: RO-صرف پڙھڻ، ۽ RW-پڙھو/لکيو.
- سسٽم ڪنسول پڙهي ٿو ڊيزائن example رجسٽر ڪري ٿو ۽ اسڪرين تي ٽيسٽ اسٽيٽس جي رپورٽ ڪري ٿو.
ٽيبل 7. ڊيزائن Example رجسٽر نقشو
| آفسيٽ | نالو | پهچ | وصف |
| 8'h00 | رکيل | ||
| 8'h01 | رکيل | ||
|
8'h02 |
سسٽم PLL ري سيٽ ڪريو |
RO |
ھيٺ ڏنل بٽ اشارو ڪري ٿو سسٽم PLL ري سيٽ جي درخواست ۽ قدر کي فعال ڪريو:
• بٽ [0] – sys_pll_rst_req • بٽ [1] – sys_pll_rst_en |
| 8'h03 | RX لين ترتيب ڏنل | RO | RX لين جي ترتيب کي اشارو ڪري ٿو. |
|
8'h04 |
WORD بند ٿيل |
RO |
[NUM_LANES-1:0] - لفظ (بلاڪ) حدن جي سڃاڻپ. |
| 8'h05 | هم وقت بند ٿيل | RO | [NUM_LANES-1:0] - ميٽا فريم هم وقت سازي. |
| 8'h06 - 8'h09 | CRC32 غلطي شمار | RO | CRC32 غلطي جي ڳڻپ کي اشارو ڪري ٿو. |
| 8'h0A | CRC24 غلطي شمار | RO | CRC24 غلطي جي ڳڻپ کي اشارو ڪري ٿو. |
|
8'h0B |
اوور فلو / انڊر فلو سگنل |
RO |
هيٺيون بٽ ڏيکاري ٿو:
• بٽ [3] - TX انڊر فلو سگنل • بٽ [2] - TX اوور فلو سگنل • بٽ [1] – RX اوور فلو سگنل |
| 8'h0C | SOP شمار | RO | SOP جو تعداد ڏيکاري ٿو. |
| 8'h0D | EOP شمار | RO | EOP جو تعداد ڏيکاري ٿو |
|
8'h0E |
نقص شمار |
RO |
ھيٺ ڏنل نقصن جو تعداد ڏيکاري ٿو:
• لين جي ترتيب جو نقصان • غير قانوني ڪنٽرول لفظ • غير قانوني فريم ورڪ جو نمونو • غائب SOP يا EOP اشارو |
| 8'h0F | send_data_mm_clk | RW | لکي 1 کان بٽ [0] جنريٽر سگنل کي فعال ڪرڻ لاءِ. |
|
8'h10 |
چڪاس جي غلطي |
چڪاس جي غلطي کي اشارو ڪري ٿو. (SOP ڊيٽا جي غلطي، چينل نمبر جي غلطي، ۽ PLD ڊيٽا جي غلطي) | |
| 8'h11 | سسٽم PLL تالا | RO | بٽ [0] اشارو ڪري ٿو PLL تالا اشارو. |
|
8'h14 |
TX SOP شمار |
RO |
پيڪٽ جنريٽر پاران ٺاهيل SOP جو تعداد اشارو ڪري ٿو. |
|
8'h15 |
TX EOP شمار |
RO |
پيڪٽ جنريٽر پاران ٺاهيل EOP جو تعداد اشارو ڪري ٿو. |
| 8'h16 | مسلسل پيڪيج | RW | لکو 1 کان بٽ [0] مسلسل پيڪٽ کي فعال ڪرڻ لاء. |
| جاري رهيو… | |||
| آفسيٽ | نالو | پهچ | وصف |
| 8'h39 | ECC غلطي ڳڻپ | RO | اي سي سي جي غلطين جو تعداد ڏيکاري ٿو. |
| 8'h40 | ECC غلطي جي ڳڻپ کي درست ڪيو | RO | درست ٿيل ECC غلطين جو تعداد ڏيکاري ٿو. |
| 8'h50 | ٽائل_tx_rst_n | WO | TX لاءِ SRC تي ٽائل ري سيٽ. |
| 8'h51 | ٽائل_rx_rst_n | WO | RX لاءِ SRC تي ٽائل ري سيٽ. |
| 8'h52 | ٽائل_tx_rst_ack_n | RO | TX لاءِ SRC کان ٽائل ري سيٽ تسليم ڪيو. |
| 8'h53 | ٽائل_rx_rst_ack_n | RO | RX لاءِ SRC کان ٽائل ري سيٽ تسليم ڪيو. |
ري سيٽ ڪريو
F-Tile Interlaken Intel FPGA IP ڪور ۾، توهان ري سيٽ شروع ڪريو (reset_n=0) ۽ رکو جيستائين IP ڪور واپسي جي تصديق نه ڪري (reset_ack_n=0). ريٽ هٽائڻ کان پوءِ (reset_n=1)، ريٽيٽ جو اقرار ان جي ابتدائي حالت ڏانهن موٽندو
(reset_ack_n=1). ڊزائن ۾ اڳوڻيample، هڪ rst_ack_sticky رجسٽر رکي ٿو ري سيٽ قبول ڪرڻ جي دعويٰ ۽ پوءِ ريٽرن کي هٽائڻ جي شروعات ڪري ٿو (reset_n=1). توھان استعمال ڪري سگھوٿا متبادل طريقا جيڪي توھان جي ڊيزائن جي ضرورتن کي پورو ڪن.
اهم: ڪنهن به حالت ۾ جتي اندروني سيريل لوپ بڪ گهربل هجي، توهان کي هڪ مخصوص ترتيب ۾ F-ٽائل جي TX ۽ RX کي الڳ الڳ ڇڏڻ گهرجي. وڌيڪ معلومات لاءِ سسٽم ڪنسول اسڪرپٽ ڏانهن رجوع ڪريو.
شڪل 7. NRZ موڊ ۾ ترتيب ترتيب ڏيو
شڪل 8. PAM4 موڊ ۾ ترتيب ري سيٽ ڪريو
F-Tile Interlaken Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ آرڪائيوز
جيڪڏهن هڪ IP ڪور نسخو درج نه ڪيو ويو آهي، اڳوڻي IP ڪور ورزن لاء صارف گائيڊ لاڳو ٿئي ٿو.
| Intel Quartus Prime نسخو | IP ڪور نسخو | استعمال ڪندڙ ھدايت |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP ڊيزائن Exampلي يوزر گائيڊ |
F-Tile Interlaken Intel FPGA IP Design Ex لاءِ دستاويز جي نظرثاني جي تاريخampلي يوزر گائيڊ
| دستاويزي نسخو | Intel Quartus Prime نسخو | IP نسخو | تبديليون |
| 2021.10.04 | 21.3 | 3.0.0 | • نئين لين جي شرح جي ميلاپ لاءِ سپورٽ شامل ڪئي وئي. وڌيڪ معلومات لاء، حوالو ڏيو جدول: لينن جي تعداد ۽ ڊيٽا جي شرح جو IP سپورٽ ٿيل مجموعو.
• سيڪشن ۾ سپورٽ ٿيل سموليٽر لسٽ کي اپڊيٽ ڪيو: هارڊويئر ۽ سافٽ ويئر گهرجون. • سيڪشن ۾ نوان ري سيٽ رجسٽر شامل ڪيا ويا: نقشو رجسٽر ڪريو. |
| 2021.06.21 | 21.2 | 2.0.0 | شروعاتي ڇڏڻ. |
دستاويز / وسيلا
 |
Intel F-Tile Interlaken Intel FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت F-Tile Interlaken Intel FPGA IP ڊيزائن Example, F-Tile, Interlaken Intel FPGA IP Design Exampلي، Intel FPGA IP ڊيزائن Exampلي، IP ڊيزائن Exampلي، ڊيزائن Example |
