Intel Error Message Register Unloader FPGA IP

ايرر ميسيج رجسٽر انلوڊر Intel® FPGA IP Core User Guide

Error Message Register Unloader Intel® FPGA IP core (altera_emr_unloader) سپورٽ ٿيل Intel FPGA ڊوائيسز ۾ سخت نقص ڳولڻ واري سرڪيٽري مان ڊيٽا پڙهي ۽ محفوظ ڪري ٿو. توھان استعمال ڪري سگھو ٿا ايرر ميسيج رجسٽر انلوڊر IP ڪور جو Avalon® Streaming (Avalon-ST) لاجڪ انٽرفيس ڊوائيس EMR کي پڙھڻ لاءِ.

تصوير 1. ايرر ميسيج رجسٽر انلوڊر بلاڪ ڊاگرام

جڏهن هارڊويئر EMR مواد کي اپڊيٽ ڪري ٿو، IP ڪور پڙهي ٿو (يا ان لوڊ ڪري ٿو) ۽ EMR مواد کي ختم ڪري ٿو، ۽ ٻين منطق کي اجازت ڏئي ٿو (جهڙوڪ Intel FPGA Advanced SEU Detection IP core، Intel FPGA Fault Injection IP core، or user logic) EMR مواد هڪ ئي وقت ۾.

خاصيتون

• انٽيل FPGA ڊوائيسز لاءِ غلطي رجسٽرڊ پيغام جي مواد کي ٻيهر حاصل ۽ محفوظ ڪري ٿو
• CRAM بٽس کي تبديل ڪرڻ کان سواءِ EMR رجسٽري مواد جي قيمت جي انجڻ جي اجازت ڏئي ٿي
• Avalon (-ST) انٽرفيس
• پيراميٽر ايڊيٽر GUI سان آسان انسٽيٽيشن
• ٺاهي ٿو VHDL يا Verilog HDL سنٿيسس files

IP ڪور ڊوائيس سپورٽ

هيٺيون ڊوائيس ايرر ميسيج رجسٽر انلوڊر IP ڪور کي سپورٽ ڪن ٿيون:

ٽيبل 1. IP ڪور ڊيوائس سپورٽ

ڊيزائن سافٽ ويئر	IP ڪور ڊوائيس سپورٽ
Intel Quartus® Prime Pro Edition	Intel Arria® 10 ۽ Intel Cyclone® 10 GX ڊوائيسز
Intel Quartus Prime Standard Edition	Arria V، Arria II GX/GZ، Intel Arria 10، Cyclone V، Stratix® IV، ۽ Stratix V ڊوائيسز

وسيلن جي استعمال ۽ ڪارڪردگي

Intel Quartus Prime سافٽ ويئر سائڪلون V (5CGXFC7C7F23C8) FPGA ڊيوائس لاءِ هيٺين وسيلن جو تخمينو ٺاهي ٿو. ٻين سپورٽ ڊوائيسز جا نتيجا ساڳيا آهن.

ٽيبل 2. ايرر ميسيج رجسٽر انلوڊر IP ڪور ڊيوائس ريسورس يوٽيلائيزيشن

ڊوائيس	ALMs	منطق رجسٽر		M20K
		پرائمري	ثانوي
5CGXFC7C7F23C8	37	128	33	0

فنڪشنل وضاحت

سپورٽ ٿيل Intel FPGA ڊوائيسز ۾ هڪ غلطي پيغام رجسٽر آهي جيڪو ظاهر ڪري ٿو CRC غلطي جي موجودگي کي ترتيب واري رام (CRAM) ۾. CRAM غلطيون ٿي سگھن ٿيون ڇاڪاڻ ته ھڪڙي واقعي جي ناراضگي (SEU). توھان استعمال ڪري سگھو ٿا ايرر ميسيج رجسٽر انلوڊر IP ڪور جو Avalon-ST منطق انٽرفيس FPGA ڊوائيس EMR تائين رسائي حاصل ڪرڻ لاءِ. مثال طورampلي، توهان استعمال ڪري سگهو ٿا ايرر ميسيج رجسٽر انلوڊر IP ڪور سان Intel FPGA فالٽ انجيڪشن ۽ Intel FPGA Advanced SEU Detection IP cores ڊوائيس EMR معلومات تائين رسائي حاصل ڪرڻ لاءِ. ايرر ميسيج رجسٽر انلوڊر IP ڪور ڊوائيس EMR کي مانيٽر ڪري ٿو. جڏهن هارڊويئر EMR مواد کي اپڊيٽ ڪري ٿو، IP ڪور پڙهي ٿو (يا ان لوڊ ڪري ٿو) ۽ EMR مواد کي ڊي-سيريلائيز ڪري ٿو. IP ڪور ٻين منطق کي اجازت ڏئي ٿو (جهڙوڪ Intel FPGA Advanced SEU Detection IP core، Intel FPGA Fault Injection IP core، يا يوزر لاجڪ) هڪ ئي وقت EMR مواد تائين رسائي حاصل ڪرڻ لاءِ. جيئن صفحي 1 تي #unique_1/unique_42_Connect_3_image_fbb_3mm_gs ۾ ڏيکاريو ويو آهي، ايرر ميسيج رجسٽر انلوڊر IP ڪور ڪجهه ڊوائيسز لاءِ CRC ايرر جي تصديق IP ڪور کي فوري ڪري ٿو.
نوٽ: توهان جي FPGA ڊيوائس لاءِ SEU سپورٽ تي وڌيڪ معلومات لاءِ، ڏسو ڊيوائس هينڊ بڪ جي SEU mitigation باب.

ايرر ميسيج رجسٽر
ڪجھ سنگل ايونٽ اپ سيٽ (SEU) FPGA ڊوائيسن ۾ بلٽ ان ايرر ڊيٽڪشن سرڪٽري شامل آھي جنھن ۾ ڪنھن به ڊيوائس جي CRAM بِٽ ۾ ھڪ نرم غلطي جي ڪري فلپ کي معلوم ڪرڻ لاءِ. ڊيوائس EMR لاءِ بٽ اسائنمنٽس ڊيوائس خاندان جي لحاظ کان مختلف آهن. توهان جي FPGA ڊيوائس فيملي لاءِ EMR بِٽس تي تفصيلن لاءِ، ڊيوائس هينڊ بڪ جي SEU گھٽائڻ واري باب جو حوالو ڏيو.

سگنلن

ٽيبل 3. ايرر ميسيج رجسٽر انلوڊر سگنلز

سگنل	ويڪر	ھدايت	وصف
ڪلاڪ	1	ان پٽ	ان پٽ گھڙي سگنل.
ري سيٽ	1	ان پٽ	فعال-اعلي منطق ري سيٽ سگنل.
emr_read	1	ان پٽ	اختياري. هي فعال-هاء سگنل موجوده EMR مواد کي ٻيهر پڙهڻ شروع ڪري ٿو. EMR مواد تازه ڪاري ڪري ٿو جڏهن ڊوائيس هڪ نئين غلطي کي ڳولي ٿو. EMR غلطي تي مشتمل آهي جيستائين نئين غلطي جي نشاندهي نه ڪئي وڃي، جيتوڻيڪ اندروني يا بيروني اسڪربنگ غلطي کي درست ڪري ٿي.
ڪرڪرر	1	ٻاھر	هڪ CRC غلطي جي نشاندهي ڪري ٿو. هي سگنل ايرر ميسيج رجسٽر انلوڊر IP ڪور جي ڪلاڪ پورٽ تي هم وقت سازي ڪري ٿو.
crcerror_pin	1	ٻاھر	ھن سگنل کي CRC_Error پن سان ڳنڍيو. هي سگنل ڊوائيس جي اندروني اوسيليٽر سان هم وقت سازي آهي.
crcerror_clk	1	ان پٽ	CRC غلطي جي تصديق ڪريو IP ڪور ان پٽ گھڙي سگنل.
crcerror_reset	1	ان پٽ	CRC غلطي جي تصديق ڪريو IP ڪور فعال-هاء منطق ري سيٽ سگنل.
ايمر [N-1:0]	46، 67، يا 78	ٻاھر	هي ڊيٽا پورٽ ڊوائيس جي غلطي پيغام رجسٽر مواد تي مشتمل آهي، جيئن ڊوائيس هينڊ بڪ SEU mitigation باب ۾ وضاحت ڪئي وئي آهي: • Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز آهن 78-bit EMRs • Stratix V، Arria V، ۽ Cyclone V ڊوائيسز 67-bit EMRs آهن • پراڻن ڊوائيسز ۾ 46-bit EMRs آهن EMR آئوٽ پٽ سگنلز Avalon-ST انٽرفيس جي تعريف سان عمل ڪن ٿا. N 46، 67، يا 78 آهي.
emr_valid	1	ٻاھر	فعال اعلي جڏهن ايم آر سگنل مواد صحيح آهن. هي سگنل Avalon انٽرفيس جي تعريف سان مطابقت رکي ٿو.
emr_error	1	ٻاھر	هي سگنل فعال آهي اعلي آهي جڏهن موجوده EMR ٻاڦ جي منتقلي ۾ هڪ غلطي آهي ۽ ان کي نظرانداز ڪيو وڃي. عام طور تي، هي سگنل ظاهر ڪري ٿو ته EMR ان پٽ گھڙي تمام سست آهي. هي سگنل Avalon انٽرفيس جي تعريف سان مطابقت رکي ٿو.
endoffllchip	1	ٻاھر	اختياري آئوٽ سگنل جيڪو اشارو ڪري ٿو هر مڪمل-چپ غلطي جي ڳولا واري چڪر جي آخر ۾ پوري ڊوائيس لاءِ. Intel Arria 10، Intel Cyclone 10 GX، Stratix V، Arria V، ۽ Cyclone V صرف ڊوائيسز.

ٽائيمنگ

ايرر ميسيج رجسٽر انلوڊر IP ڪور کي ڊيوائس ايرر ميسيج سرڪيٽري لاءِ ٻن ڪلاڪ سائيڪلن جي ضرورت آهي، ان سان گڏ هيٺ ڏنل اضافي ايرر ميسيج رجسٽر انلوڊر انپٽ ڪلوڪ سائيڪلون EMR مواد کي ان لوڊ ڪرڻ لاءِ: N + 3 جتي N جي ايم آر سگنل جي چوٽي آهي.

• Intel Arria 122 ۽ Intel Cyclone 10 GX ڊوائيسز لاءِ 10 ڪلاڪ سائيڪلون
• Stratix V، Arria V، ۽ Cyclone V ڊوائيسز لاءِ 70 ڪلاڪ چڪر
• Stratix IV ۽ Arria II GZ/GX ڊوائيسز لاءِ 49 ڪلاڪ چڪر

IP ٽائيمنگ رويي (Intel Arria 10 ۽ Intel Cyclone 10 GX Devices)
هيٺيون waveforms ڏيکاريو غلطي پيغام رجسٽر Unloader IP بنيادي وقت جي رويي لاء Intel Arria 10 ۽ Intel Cyclone 10 GX ڊوائيسز.

شڪل 2. درست ڪرڻ جي قابل نقصن لاءِ emr_valid سگنل (0 < ڪالمن تي ٻڌل قسم <3'b111) ٽائمنگ ڊاگرام

شڪل 3. emr_valid سگنل صرف پاور اپ کان پوءِ درست ڪرڻ جي قابل غلطين لاءِ (ڪالمن جي بنياد تي قسم == 3'b0)
نوٽ: جڏهن پهريون ڀيرو بٽ اسٽريم سان لوڊ ڪيو ويو، FPGA هڪ ڀيرو فريم تي ٻڌل EDCRC تي عمل ڪري ٿو، ڪالمن تي ٻڌل چيڪ بٽ کي حساب ڪري ٿو ۽ ان کي ڪالمن تي ٻڌل EDCRC ۾ تبديل ڪري ٿو. هي ٽائمنگ ڊراگرام فريم تي ٻڌل EDCRC دوران معلوم ٿيل غلطي ڏانهن اشارو ڪري رهيو آهي.

شڪل 4. ناقابل اصلاحي غلطين لاءِ emr_valid سگنل

شڪل 5. emr_error ٽائمنگ ڊاگرام

سڀ ٻيا ڊوائيس وقت
هيٺيون موج فارمس ڏيکارين ٿيون ايرر ميسيج رجسٽر ان لوڊر IP ڪور ٽائمنگ رويي لاءِ Stratix V، Stratix IV، Arria V، Arria II GZ/GX، ۽ سائڪلون V ڊوائيسز.

شڪل 6. emr_read ٽائمنگ ڊاگرام

شڪل 7. emr_valid ٽائمنگ ڊاگرام

شڪل 8. سابقampلي EMR نقص ٽائمنگ ڊراگرام

• 2 لڳاتار SEU غلطين جي صورت ۾، IP ڪور گم ٿيل EMR مواد لاءِ emr_error تي زور ڏئي ٿو.
• IP ڪور emr_error تي زور ڏئي ٿو جيڪڏهن اهو ايندڙ غلطي لاءِ ڪرڪرر پلس جي گرڻ واري ڪنڊ کي ڳولي ٿو، ان کان اڳ جو IP ڪور EMR صارف اپڊيٽ رجسٽر جي اڳئين مواد کي يوزر شفٽ رجسٽر ۾ لوڊ ڪري.
• crcerror جي اڀرندڙ ڪناري deasserts emr_error.
• emr_error هڪ نازڪ سسٽم اسٽيٽ آهي ۽ اهو ظاهر ڪري سگھي ٿو ته ايرر ميسيج رجسٽر انلوڊر ان پٽ ڪلاڪ تمام سست آهي.

پيرا ميٽر سيٽنگون

ٽيبل 4. ايرر ميسيج رجسٽر انلوڊر پيرا ميٽرز

پيرا ميٽر	قدر	ڊفالٽ	وصف
CRC غلطي چيڪ گھڙي تقسيم ڪندڙ	1، 2، 4، 8، 16، 32، 64، 128، 256	2	اندروني اوسليٽر تي لاڳو ٿيڻ لاءِ نقص ڳولڻ واري گھڙي ڊويزن جي قيمت کي اشارو ڪري ٿو. ورهايل ڪلاڪ اندروني CRC فنڪشن کي هلائي ٿو. ھن سيٽنگ کي ERROR_CHECK_FREQUENCY_DIVISOR سان ملائڻ گھرجي Intel Quartus Prime سيٽنگون File (.qsf) سيٽنگ، ٻي صورت ۾ سافٽ ويئر ڊيڄاري ٿو. Stratix IV ۽ Arria II ڊوائيسز 1 جي قيمت کي سپورٽ نٿا ڪن.
مجازي جي کي فعال ڪريوTAG CRC غلطي انجڻ	بند ، بند	بند	ان-سسٽم ذريعن ۽ پروبس (ISSP) جي ڪارڪردگي کي فعال ڪري ٿو J ذريعي EMR رجسٽري مواد داخل ڪرڻ لاءِTAG CRAM قدر تبديل ڪرڻ کان سواءِ انٽرفيس. ھن انٽرفيس کي استعمال ڪريو صارف جي منطق کي حل ڪرڻ لاءِ جيڪو بنيادي سان ڳنڍيل آھي.
گھڙي جي تعدد داخل ڪريو	ڪو	50 MHz	Error Message Register Unloader IP ڪور ان پٽ گھڙي جي تعدد کي بيان ڪري ٿو. هي اختيار لاڳو ٿئي ٿو جڏهن ان پٽ گھڙي اندروني اوسليٽر کان ھلايل آھي parameter بند آهي.
ان پٽ گھڙي اندروني اوسليٽر کان ھلايل آھي	بند ، بند	بند	ظاهر ڪري ٿو ته اندروني اوسليٽر بنيادي ان پٽ ڪلاڪ مهيا ڪري ٿو. ھن پيراميٽر کي فعال ڪريو جيڪڏھن ڪو اندروني اوسليٽر صارف جي ڊيزائن جي بنيادي ان پٽ گھڙي کي هلائي ٿو. نوٽ: اندروني اوسيليٽر جي تعدد متاثر نه ٿيندي آهي CRC غلطي چيڪ ڪلاڪ ڊويزن کان.
CRC غلطي ان پٽ گھڙي جي تعدد جي تصديق ڪريو	10 - 50 MHz	50 MHz	وضاحت ڪري ٿو CRC غلطي جي تصديق ڪريو IP ڪور (ALTERA_CRCERROR_VERIFY) ان پٽ گھڙي فریکوئنسي. Stratix IV ۽ Arria II ڊوائيسز صرف.
مڪمل چپ جي مڪمل ٿيڻ جي غلطي ڳولڻ واري چڪر	بند ، بند	بند	اختياري. هر مڪمل چپ جي غلطي جي چڪاس واري چڪر جي آخر ۾ هن سگنل کي زور ڏيڻ لاءِ آن ڪريو. Stratix V، Intel Arria 10، Arria V، Cyclone V، ۽ Intel Cyclone 10 GX صرف ڊوائيسز.

Intel FPGA IP ڪور کي انسٽال ڪرڻ ۽ لائسنس ڏيڻ

Intel Quartus Prime سافٽ ويئر جي تنصيب ۾ Intel FPGA IP لائبريري شامل آهي. هي لائبريري توهان جي پيداوار جي استعمال لاءِ اضافي لائسنس جي ضرورت کان سواءِ ڪيترائي مفيد IP ڪور فراهم ڪري ٿي. ڪجھ Intel FPGA IP cores جي پيداوار جي استعمال لاءِ الڳ لائسنس خريد ڪرڻ جي ضرورت آھي. Intel FPGA IP تشخيصي موڊ توهان کي اجازت ڏئي ٿو انهن لائسنس يافته Intel FPGA IP cores جو سموليشن ۽ هارڊويئر ۾، مڪمل پروڊڪشن IP ڪور لائسنس خريد ڪرڻ جو فيصلو ڪرڻ کان اڳ. توهان کي صرف هڪ مڪمل پيداوار لائسنس خريد ڪرڻ جي ضرورت آهي لائسنس يافته Intel IP cores لاءِ جڏهن توهان هارڊويئر ٽيسٽ مڪمل ڪريو ۽ پيداوار ۾ IP استعمال ڪرڻ لاءِ تيار آهيو. Intel Quartus Prime سافٽ ويئر هيٺ ڏنل جڳهن ۾ IP ڪور انسٽال ڪري ٿو ڊفالٽ طور:

شڪل 9. IP ڪور جي تنصيب جو رستو

ٽيبل 5. IP ڪور تنصيب جا جڳھون

مقام	سافٽ ويئر	پليٽ فارم
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	ونڊوز *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	ونڊوز
:/intelFPGA_pro/quartus/ip/altera	Intel Quartus Prime Pro Edition	لينڪس *
:/intelFPGA/quartus/ip/altera	Intel Quartus Prime Standard Edition	لينڪس

IP ڪور کي ترتيب ڏيڻ ۽ پيدا ڪرڻ
توهان مختلف قسم جي ايپليڪيشنن کي سپورٽ ڪرڻ لاءِ IP ڪور کي ترتيب ڏئي سگهو ٿا. Intel Quartus Prime IP Catalog ۽ پيٽرول ايڊيٽر توهان کي IP ڪور بندرگاهن، فيچرز، ۽ آئوٽ پٽ کي جلدي چونڊڻ ۽ ترتيب ڏيڻ جي اجازت ڏئي ٿو. files.

IP Catalog ۽ Parameter Editor
IP Catalog ڏيکاري ٿو IP cores توهان جي پروجيڪٽ لاءِ دستياب آهي، بشمول Intel FPGA IP ۽ ٻيا IP جيڪي توهان IP Catalog جي ڳولا واري رستي ۾ شامل ڪندا آهيو.. IP Catalog جون هيٺيون خاصيتون استعمال ڪريو IP ڪور ڳولڻ ۽ ترتيب ڏيڻ لاءِ:

• فعال ڊيوائس فيملي لاءِ IP ڏيکارڻ لاءِ IP Catalog کي فلٽر ڪريو يا سڀني ڊوائيس خاندانن لاءِ IP ڏيکاريو. جيڪڏهن توهان وٽ ڪو به پروجيڪٽ کليل نه آهي، IP Catalog ۾ ڊوائيس فيملي کي چونڊيو.
• IP Catalog ۾ ڪنهن به مڪمل يا جزوي IP بنيادي نالو ڳولڻ لاءِ ڳولا جي ميدان ۾ ٽائپ ڪريو.
• IP Catalog ۾ IP ڪور جي نالي تي ساڄي ڪلڪ ڪريو معاون ڊوائيسز بابت تفصيل ڏيکارڻ، IP ڪور جي انسٽاليشن فولڊر کي کولڻ، ۽ IP دستاويزن جي لنڪ لاءِ.
• ڪلڪ ڪريو ڳولھيو پارٽنر IP تي پارٽنر IP معلومات تائين رسائي حاصل ڪرڻ لاءِ web.

پيٽرولر ايڊيٽر توهان کي IP مختلف قسم جو نالو، اختياري بندرگاهن، ۽ آئوٽ بيان ڪرڻ لاء اشارو ڪري ٿو file نسل جا اختيار. پيٽرولر ايڊيٽر هڪ اعلي سطحي Intel Quartus Prime IP ٺاهي ٿو file (.ip) انٽيل ڪوارٽس پرائم پرو ايڊيشن پروجيڪٽس ۾ هڪ IP تبديلي لاءِ. پيٽرولر ايڊيٽر هڪ اعلي سطحي Quartus IP ٺاهي ٿو file (.qip) Intel Quartus Prime Standard Edition منصوبن ۾ هڪ IP تبديلي لاءِ. هنن files پروجيڪٽ ۾ IP مختلف قسم جي نمائندگي ڪري ٿو، ۽ پيٽرولرائيزيشن جي معلومات کي ذخيرو ڪريو.

شڪل 10. IP پيٽرول ايڊيٽر (Intel Quartus Prime Pro Edition)

شڪل 11. IP پيٽرول ايڊيٽر (Intel Quartus Prime Standard Edition)

پيرا ميٽر ايڊيٽر
پيٽرولر ايڊيٽر توهان کي IP ڪور بندرگاهن، پيٽرولر، ۽ آئوٽ کي ترتيب ڏيڻ ۾ مدد ڪري ٿو file نسل جا اختيار. بنيادي پيٽرولر ايڊيٽر ڪنٽرول هيٺ ڏنل شامل آهن:

• استعمال ڪريو Presets ونڊو مخصوص ايپليڪيشنن لاءِ پريزيٽ پيٽرولر ويلز لاڳو ڪرڻ لاءِ (چونڊ ڪور لاءِ).
• تفصيلات ونڊو کي استعمال ڪريو view بندرگاهن ۽ پيٽرولر جي وضاحت، ۽ دستاويزن جي لنڪ تي ڪلڪ ڪريو.
• ڪلڪ ڪريو ٺاھيو ➤ ٽيسٽ بينچ سسٽم ٺاھيو ٽيسٽ بينچ سسٽم ٺاھيو (چونڊ ڪور لاءِ).
• ڪلڪ ڪريو ٺاھيو ➤ ٺاھيو Exampلي ڊيزائن هڪ اڳوڻي پيدا ڪرڻ لاءampلي ڊيزائن (چونڊ ڪور لاءِ).
• صحبت جي خلاف سسٽم جي عام حصن کي درست ڪرڻ لاءِ سسٽم جي سالميت جي تصديق ڪريو تي ڪلڪ ڪريو fileايس. (صرف پليٽ فارم ڊيزائنر سسٽم)
• صحبت جي خلاف سسٽم جي عام حصن کي درست ڪرڻ لاءِ سڀني سسٽم جي معلومات کي هم وقت سازي تي ڪلڪ ڪريو fileايس. (صرف پليٽ فارم ڊيزائنر سسٽم)

IP Catalog پڻ موجود آهي پليٽ فارم ڊيزائنر (View ➤ IP فهرست). پليٽ فارم ڊيزائنر IP ڪيٽلاگ ۾ خاص سسٽم ڪنيڪٽ، وڊيو ۽ تصويري پروسيسنگ، ۽ ٻيا سسٽم-سطح IP شامل آهن جيڪي Intel Quartus Prime IP Catalog ۾ موجود نه آهن. پليٽ فارم ڊيزائنر سان سسٽم ٺاهڻ يا پليٽ فارم ڊيزائنر (معياري) سان سسٽم ٺاهڻ لاءِ حوالو ڏيو پليٽ فارم ڊيزائنر (معياري) ۽ پليٽ فارم ڊيزائنر ۾ IP جي استعمال بابت معلومات لاءِ.

لاڳاپيل معلومات

• پليٽ فارم ڊيزائنر سان سسٽم ٺاهڻ
• پليٽ فارم ڊيزائنر سان سسٽم ٺاهڻ (معياري) (معياري)

IP ڪور پيٽرولر ۽ اختيارن جي وضاحت ڪريو
انهن قدمن تي عمل ڪريو IP بنيادي پيٽرولر ۽ اختيارن کي بيان ڪرڻ لاء.

1. پليٽ فارم ڊيزائنر IP Catalog (Tools ➤ IP Catalog) ۾، ڳولهيو ۽ ڊبل ڪلڪ ڪريو IP ڪور جي نالي کي ترتيب ڏيڻ لاءِ. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
2. توهان جي ڪسٽم IP تبديلين لاء هڪ اعلي سطحي نالو بيان ڪريو. هي نالو IP بنيادي تبديلي جي سڃاڻپ ڪري ٿو files توهان جي پروجيڪٽ ۾. جيڪڏهن اشارو ڪيو ويو ته، ٽارگيٽ FPGA ڊيوائس فيملي ۽ آئوٽ پڻ بيان ڪريو file HDL ترجيح. OK تي ڪلڪ ڪريو.
3. وضاحت ڪريو پيٽرولر ۽ اختيارن لاءِ توھان جي IP تبديلي:
   • اختياري طور تي مقرر ڪيل پيٽرولر جي قيمتن کي چونڊيو. Presets مخصوص ايپليڪيشنن لاء سڀني شروعاتي پيٽرولر جي قيمتن کي بيان ڪري ٿو (جتي مهيا ڪيل).
   • وضاحت ڪريو پيٽرولر IP بنيادي ڪارڪردگي، بندرگاهن جي ترتيب، ۽ ڊوائيس جي مخصوص خاصيتن جي وضاحت ڪندي.
   • ٽائمنگ نيٽ لسٽ، تخليق ماڊل، ٽيسٽ بينچ، يا اڳ جي نسل لاءِ اختيارن جي وضاحت ڪريوampلي ڊيزائن (جتي قابل اطلاق).
   • IP ڪور جي پروسيسنگ لاءِ اختيارن جي وضاحت ڪريو files ٻين EDA اوزار ۾.
4. ٺاھڻ ۽ ٻيا اختياري پيدا ڪرڻ لاءِ Finish تي ڪلڪ ڪريو fileتوهان جي IP مختلف قسم جي وضاحتن سان ملائي. پيراميٽر ايڊيٽر اعليٰ سطحي .qsys IP تبديلي ٺاهي ٿو file ۽ ايڇ ڊي ايل files synthesis ۽ تخليق لاء. ڪجهه IP ڪور پڻ هڪ ئي وقت ۾ ٽيسٽ بينچ يا اڳوڻي ٺاهيندا آهنampهارڊويئر ٽيسٽ لاءِ ڊيزائن.
5. تخليق ٽيسٽ بينچ ٺاهڻ لاءِ، ڪلڪ ڪريو Generate ➤ Generate Testbench System. Generate Testbench سسٽم ڪجھ IP cores لاءِ دستياب ناهي جيڪي نقلي ٽيسٽ بينچ مهيا نٿا ڪن.
6. هڪ اعلي سطحي HDL پيدا ڪرڻ لاء exampهارڊويئر جي تصديق لاءِ، ڪلڪ ڪريو Generate ➤ HDL Exampلي. ٺاھيو ➤ HDL Example ڪجهه IP cores لاءِ دستياب ناهي.

مٿين سطح جي IP تبديلي شامل ڪئي وئي آهي موجوده Intel Quartus Prime پروجيڪٽ ۾. ڪلڪ ڪريو پروجيڪٽ ➤ شامل ڪريو/هٽايو Fileپروجيڪٽ ۾ دستي طور تي شامل ڪرڻ لاءِ هڪ .qsys (Intel Quartus Prime Standard Edition) يا .ip (Intel Quartus Prime Pro Edition) file هڪ منصوبي ڏانهن. بندرگاهن کي ڳنڍڻ لاءِ مناسب پن تفويض ڪريو.

ڪور جنريشن آئوٽ (Intel Quartus Prime Pro Edition)
Intel Quartus Prime سافٽ ويئر ھيٺ ڏنل ٻاھر پيدا ڪري ٿو file انفرادي IP ڪور جي جوڙجڪ جيڪي پليٽ فارم ڊيزائنر سسٽم جو حصو نه آهن.

شڪل 12. انفرادي IP ڪور جنريشن آئوٽ (Intel Quartus Prime Pro Edition)

ٽيبل 6. آئوٽ پٽ FileIntel FPGA IP جنريشن جو

File نالو	وصف
<your_ip>.ip	مٿين سطح جي IP تبديلي file جنهن ۾ توهان جي پروجيڪٽ ۾ هڪ IP ڪور جي پيرا ميٽرائيزيشن شامل آهي. جيڪڏهن IP تبديلي پليٽ فارم ڊيزائنر سسٽم جو حصو آهي، پيراميٽر ايڊيٽر پڻ ٺاهي ٿو .qsys file.
<your_ip> سي ايم پي	VHDL اجزاء جو اعلان (.cmp) file هڪ متن آهي file جنهن ۾ مقامي عام ۽ بندرگاهن جون معنائون شامل آهن جيڪي توهان VHDL ڊيزائن ۾ استعمال ڪندا آهيو files.
<your_ip> _generation.rpt	IP يا پليٽ فارم ڊيزائنر نسل لاگ file. IP نسل دوران پيغامن جو خلاصو ڏيکاري ٿو.
جاري رهيو…

File نالو	وصف
<your_ip>.qgsimc (صرف پليٽ فارم ڊيزائنر سسٽم)	سموليشن ڪيشنگ file جيڪو .qsys ۽ .ip files پليٽ فارم ڊيزائنر سسٽم ۽ IP ڪور جي موجوده پيٽرولائيزيشن سان. اهو مقابلو طئي ڪري ٿو ته پليٽ فارم ڊيزائنر HDL جي بحالي کي ڇڏي سگهي ٿو.
<your_ip>.qgsynth (صرف پليٽ فارم ڊيزائنر سسٽم)	Synthesis caching file جيڪو .qsys ۽ .ip files پليٽ فارم ڊيزائنر سسٽم ۽ IP ڪور جي موجوده پيٽرولائيزيشن سان. اهو مقابلو طئي ڪري ٿو ته پليٽ فارم ڊيزائنر HDL جي بحالي کي ڇڏي سگهي ٿو.
<your_ip> qip	IP جزو کي ضم ڪرڻ ۽ گڏ ڪرڻ لاءِ سڀني معلومات تي مشتمل آهي.
<your_ip>.csv	IP جزو جي اپڊيٽ اسٽيٽس بابت معلومات تي مشتمل آهي.
.bsf	بلاڪ ڊاگرام ۾ استعمال لاءِ IP تبديلي جي علامت جي نمائندگي Files (.bdf).
<your_ip> ايس پي ڊي	ان پٽ file ته ip-make-simscript جي ضرورت آهي تخليق اسڪرپٽ ٺاهڻ لاءِ. ايس پي ڊي file جي هڪ فهرست تي مشتمل آهي files توهان تخليق لاءِ ٺاهي رهيا آهيو، انهي سان گڏ ياداشتن بابت معلومات جيڪي توهان شروع ڪندا آهيو.
<your_ip> پي پي ايف	پن پلانر File (.ppf) پورٽ ۽ نوڊ اسائنمنٽس کي اسٽور ڪري ٿو IP اجزاء لاءِ جيڪي توھان ٺاھيو ٿا پن پلانر سان استعمال ڪرڻ لاءِ.
<your_ip>_bb.v	Verilog بليڪ باڪس استعمال ڪريو (_bb.v) file بليڪ باڪس جي طور تي استعمال لاءِ خالي ماڊل اعلان جي طور تي.
<your_ip> _inst.v يا _inst.vhd	HDL example instantiation template. هن مواد کي ڪاپي ۽ پيسٽ ڪريو file توهان جي HDL ۾ file IP جي تبديلي کي تيز ڪرڻ لاء.
<your_ip> regmap	جيڪڏهن IP ۾ رجسٽر جي معلومات شامل آهي، Intel Quartus Prime سافٽ ويئر ٺاهي ٿو .regmap file. .regmap file ماسٽر ۽ غلام انٽرفيس جي رجسٽر نقشي جي معلومات کي بيان ڪري ٿو. هي file مڪمل ڪرڻ .sopcinfo file سسٽم بابت وڌيڪ تفصيلي رجسٽري معلومات مهيا ڪندي. هي file رجسٽر ڊسپلي کي فعال ڪري ٿو views ۽ سسٽم ڪنسول ۾ صارف حسب ضرورت انگ اکر.
<your_ip>.svd	HPS سسٽم ڊيبگ اوزار کي اجازت ڏئي ٿي view پرديئرز جا رجسٽر نقشا جيڪي پليٽ فارم ڊيزائنر سسٽم اندر HPS سان ڳنڍيندا آهن. ٺاھڻ دوران، Intel Quartus Prime سافٽ ويئر .svd files غلام انٽرفيس لاءِ .sof ۾ سسٽم ڪنسول ماسٽرز کي نظر اچي ٿو file ڊيبگ سيشن ۾. سسٽم ڪنسول هن سيڪشن کي پڙهي ٿو، جيڪو پليٽ فارم ڊيزائنر رجسٽر نقشي جي معلومات لاء سوال ڪري ٿو. سسٽم غلامن لاءِ، پليٽ فارم ڊيزائنر رجسٽر تائين رسائي حاصل ڪري ٿو نالي سان.
<your_ip> ويyour_ip>.vhd	ايڇ ڊي ايل files جيڪي هر ذيلي ماڊل يا چائلڊ IP ڪور کي ترتيب ڏيڻ يا تخليق لاءِ انسٽيٽيٽ ڪن ٿا.
مرشد/	هڪ msim_setup.tcl اسڪرپٽ تي مشتمل آهي ترتيب ڏيڻ ۽ هلائڻ لاءِ.
aldec/	ھڪڙي اسڪرپٽ تي مشتمل آھي rivierapro_setup.tcl ھڪڙي ترتيب ڏيڻ ۽ هلائڻ لاءِ.
/synopsys/vcs /synopsys/vcsmx	هڪ شيل اسڪرپٽ تي مشتمل آهي vcs_setup.sh هڪ تخليق کي ترتيب ڏيڻ ۽ هلائڻ لاءِ. هڪ شيل اسڪرپٽ تي مشتمل آهي vcsmx_setup.sh ۽ synopsys_sim.setup file هڪ تخليق قائم ڪرڻ ۽ هلائڻ لاء.
/تعداد	هڪ شيل اسڪرپٽ تي مشتمل آهي ncsim_setup.sh ۽ ٻيو سيٽ اپ files هڪ تخليق کي ترتيب ڏيڻ ۽ هلائڻ لاء.
/xcelium	هڪ متوازي سموليٽر شيل اسڪرپٽ xcelium_setup.sh ۽ ٻيو سيٽ اپ تي مشتمل آهي files هڪ تخليق قائم ڪرڻ ۽ هلائڻ لاء.
/submodules	HDL تي مشتمل آهي files IP ڪور سب ماڊل لاءِ.
<IP ذيلي ماڊل>/	پليٽ فارم ڊيزائنر هر IP ذيلي ماڊل ڊاريڪٽري لاءِ /synth ۽ /sim ذيلي ڊائريڪٽري ٺاهي ٿو جيڪا پليٽ فارم ڊيزائنر ٺاهي ٿي.

IP Core Parameters ۽ اختيارن جي وضاحت ڪرڻ (Legacy Parameter Editors)

ڪجهه IP cores استعمال ڪن ٿا هڪ ورثي ورزن جو پيراميٽر ايڊيٽر ترتيب ۽ نسل لاءِ. هيٺ ڏنل قدمن کي استعمال ڪريو ترتيب ڏيڻ ۽ ٺاهيل IP مختلف تبديلين کي استعمال ڪندي ورثي پيٽرولر ايڊيٽر.
نوٽ: ميراثي پيٽرولر ايڊيٽر هڪ مختلف پيداوار ٺاهي ٿو file جوڙجڪ جديد پيٽرولر ايڊيٽر کان. حوالو ڏيو IP ڪور پيرا ميٽرن جي وضاحت ڪرڻ ۽ IP ڪور جي ترتيب لاءِ اختيار جيڪي جديد پيراميٽر ايڊيٽر استعمال ڪن ٿا

شڪل 13. ليگيسي پيراميٽر ايڊيٽرز

1. IP Catalog (Tools ➤ IP Catalog) ۾، ڳولھيو ۽ ڊبل ڪلڪ ڪريو IP ڪور جي نالي کي ترتيب ڏيڻ لاءِ. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
2. ھڪڙي مٿاھين سطح جو نالو ۽ ٻاھر ڪڍڻ وارو HDL بيان ڪريو file توهان جي IP تبديلي لاءِ ٽائپ ڪريو. هي نالو IP بنيادي تبديلي جي سڃاڻپ ڪري ٿو files توهان جي پروجيڪٽ ۾. OK تي ڪلڪ ڪريو.
3. پيراميٽر ايڊيٽر ۾ توهان جي IP تبديلي لاءِ پيرا ميٽرز ۽ اختيارن کي بيان ڪريو. مخصوص IP بنيادي پيٽرولن بابت معلومات لاءِ پنهنجي IP بنيادي صارف گائيڊ ڏانهن رجوع ڪريو.
4. ڪلڪ ڪريو ختم ڪريو يا ٺاھيو (انحصار پيراميٽر ايڊيٽر ورزن تي). پيٽرولر ايڊيٽر ٺاهي ٿو files توهان جي وضاحتن جي مطابق توهان جي IP تبديلين لاء. ڪلڪ ڪريو Exit جيڪڏھن اشارو ڪيو ويو جڏھن نسل مڪمل ٿئي. پيراميٽر ايڊيٽر مٿي-سطح .qip شامل ڪري ٿو file موجوده پروجيڪٽ ڏانهن خودڪار طريقي سان.

نوٽ: دستي طور تي شامل ڪرڻ لاءِ IP مختلف قسم جي پيدا ٿيل ليگيسي پيراميٽر ايڊيٽر سان گڏ پروجيڪٽ ۾، ڪلڪ ڪريو پروجيڪٽ ➤ شامل ڪريو/هٽايو Files پروجيڪٽ ۾ ۽ IP تبديلي شامل ڪريو .qip file.

IP ڪور جنريشن آئوٽ (Intel Quartus Prime Standard Edition)
Intel Quartus Prime Standard Edition سافٽ ويئر ھيٺ ڏنل ٻاھرين مان ھڪڙو ٺاھي ٿو file انفرادي IP ڪور لاءِ اڏاوتون جيڪي استعمال ڪن ٿيون ھڪڙي ورثي جي پيٽرولر ايڊيٽرن مان.

شڪل 14. IP ڪور ٺاهيل Files (ورثي پيرا ميٽر ايڊيٽر)

ٺاهيل IP File اوٽ اي

ٺاهيل IP File آئوٽ ب

ٺاهيل IP File ٻاھر نڪتو سي

ٺاهيل IP File پيداوار ڊي

نوٽس:

1. جيڪڏھن توھان جي IP تبديلي لاءِ سپورٽ ۽ فعال آھي
2. جيڪڏهن فنڪشنل تخليق ماڊل ٺاهيا ويا آهن
3. هن ڊاريڪٽري کي نظرانداز ڪريو

Error Message Register Unloader Intel FPGA IP IP ڪور يوزر گائيڊ لاءِ دستاويز جي نظرثاني جي تاريخ

دستاويزي نسخو	Intel Quartus Prime نسخو	تبديليون
2018.05.23	18.0	• مان IP نالو تبديل ڪيو ويو Intel FPGA نقص پيغام رجسٽر انلوڊر IP ڪور جي طرف ايرر ميسيج رجسٽر انلوڊر Intel FPGA IP core. • اپڊيٽ ڪيل انگ اکر emr_valid سگنل صرف پاور اپ کان پوء درست ڪرڻ جي قابل غلطين لاء (ڪالمن جي بنياد تي قسم == 3'b0) ۽ emr_valid اڻ سڌريل نقص لاءِ سگنل.

تاريخ	نسخو	تبديليون
ڊسمبر 2017	2017.12.18	• دستاويز جو نالو تبديل ڪيو جيئن Intel FPGA Error Message Register Unloader IP Core User Guide. • اپڊيٽ ڪيو ”IP ڪور ڊيوائس سپورٽ“ ٽيبل. • جديد برانڊنگ معيارن لاءِ اپڊيٽ ڪيو ويو. • سڄي دستاويز ۾ ايڊيٽوريل اپڊيٽ ڪيو.
جولاءِ 2017	2017.07.15	• شامل ڪيل Intel Cyclone 10 GX ڊوائيس سپورٽ. • IP ٽائمنگ ڊاگرامس ۾ ڪالمن جي بنياد تي V-Type کي تبديل ڪيو ويو. • Intel Quartus Prime Pro Edition ۽ Intel Quartus Prime Standard Edition لاءِ الڳ پيٽرولائيزيشن جون هدايتون مهيا ڪيون ويون. • جديد برانڊنگ معيارن لاءِ اپڊيٽ ڪيو ويو.
مئي 2016	2016.05.02	• Verilog HDL RTL سپورٽ بابت ختم ٿيل خصوصيت بلٽ. • تبديل ٿيل Quartus II Quartus Prime جي حوالي سان.
جون 2015	2015.06.12	اپڊيٽ ڪيو Arria 10 سپورٽ تفصيل.
ڊسمبر 2014	2014.12.15	شروعاتي ڇڏڻ.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.

دستاويز / وسيلا

Intel Error Message Register Unloader FPGA IP Core [pdf] استعمال ڪندڙ ھدايت ايرر ميسيج رجسٽر انلوڊر FPGA IP ڪور، ايرر، ميسيج رجسٽر انلوڊر FPGA IP ڪور، رجسٽر انلوڊر FPGA IP ڪور، Unloader FPGA IP ڪور

حوالو

• استعمال ڪندڙ دستي