گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP ڊيزائن Example

تڪڙو شروع ھدايت

گھٽ دير واري E-Tile 40G Ethernet Intel® FPGA IP ڪور هڪ سموليشن ٽيسٽ بينچ ۽ هارڊويئر ڊيزائن اڳواٽ مهيا ڪري ٿوample جيڪو تاليف ۽ هارڊويئر ٽيسٽ کي سپورٽ ڪري ٿو. جڏهن توهان ڊزائين ٺاهي رهيا آهيو exampلي، Intel Quartus® Prime IP پيٽرولر ايڊيٽر پاڻمرادو ٺاهي ٿو fileهارڊويئر ۾ ڊيزائن کي تخليق ڪرڻ، مرتب ڪرڻ ۽ جانچڻ لاءِ ضروري آهي. ان کان علاوه، توھان ڊائون لوڊ ڪري سگھوٿا مرتب ٿيل هارڊويئر ڊيزائن کي Intel ڊيوائس-مخصوص ڊولپمينٽ کٽ تي انٽرآپريٽو ٽيسٽنگ لاءِ. Intel FPGA IP ۾ پڻ شامل آھي ھڪڙي تاليف-صرف اڳوڻيample پروجيڪٽ جيڪو توهان استعمال ڪري سگهو ٿا تڪڙو اندازو لڳائڻ لاءِ IP ڪور ايريا ۽ وقت. گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP ڊيزائن اڳوڻي کي سپورٽ ڪري ٿوampپيرا ميٽرن جي وسيع رينج سان نسل. بهرحال، ڊيزائن اڳوڻيamples گھٽ ليٽيسي اي-ٽائل 40G Ethernet Intel FPGA IP ڪور جي سڀني ممڪن ماپيٽرائزيشن کي ڍڪي نه ٿو.

ڊيزائن جي ترقي لاء قدم Example

لاڳاپيل معلومات

• گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP يوزر گائيڊ
  تفصيلي ڄاڻ لاءِ گھٽ دير واري اي-ٽائل 40G Ethernet IP.
• گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP رليز نوٽس
  IP رليز نوٽس لسٽ IP تبديلين کي خاص رليز ۾.

ڊيزائن ٺاهڻ Example

عمل

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.

ExampLe Design Tab in Low Latency E-Tile 40G Ethernet Parameter Editor
منتخب ڪريو Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit to generate design ex.ampLe Intel Stratix® 10 ڊوائيسز لاءِ. منتخب ڪريو Agilex F-series Transceiver-SoC ڊولپمينٽ کٽ ڊزائين تيار ڪرڻ لاءِample Intel Agilex™ ڊوائيسز لاءِ.

انهن قدمن تي عمل ڪريو هارڊويئر ڊيزائن ٺاهڻ لاءِ اڳampلي ۽ ٽيسٽ بينچ:

1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، ڪلڪ ڪريو File ➤ نئون پروجيڪٽ مددگار
   هڪ نئون Intel Quartus Prime پروجيڪٽ ٺاهڻ لاءِ، يا File ➤ اوپن پروجيڪٽ هڪ موجوده Intel Quartus Prime سافٽ ويئر پروجيڪٽ کي کولڻ لاءِ. مددگار توهان کي ڊوائيس خاندان ۽ ڊوائيس جي وضاحت ڪرڻ لاء اشارو ڏئي ٿو.
   نوٽ: ڊيزائن example ھدف بورڊ تي ڊوائيس سان چونڊ کي ختم ڪري ٿو. توھان وضاحت ڪريو ھدف بورڊ جي مينيو مان ڊيزائن exampلي آپشنز ۾ Exampلي ڊيزائن ٽيب (قدم 8).
2. IP Catalog ۾، ڳولھيو ۽ چونڊيو گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP. نئين IP تبديلي ونڊو ظاهر ٿئي ٿي.
3. توهان جي ڪسٽم IP تبديلي لاء هڪ اعلي سطحي نالو بيان ڪريو. Intel Quartus Prime IP پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip.
4. OK تي ڪلڪ ڪريو. IP پيٽرولر ايڊيٽر ظاهر ٿئي ٿو.
5. IP ٽئب تي، توهان جي IP بنيادي تبديلي لاءِ پيٽرول بيان ڪريو.
   نوٽ: The Low Latency E-Tile 40G Ethernet Intel FPGA IP ڊيزائن example صحيح نموني نٿو ڪري ۽ صحيح طريقي سان ڪم نٿو ڪري جيڪڏهن توهان هيٺ ڏنل پيٽرولن مان ڪنهن به وضاحت ڪريو ٿا:
   1. پريمبل پاس-ٿرو چالو ڪيو
   2. تيار ويڪرائي 3 جي قيمت تي مقرر ڪئي وئي
   3. TX CRC داخل ڪرڻ کي فعال ڪريو بند ڪيو ويو
6. تي Exampلي ڊيزائن ٽيب، هيٺان Exampلي ڊزائن Files، ٽيسٽ بينچ ٺاهڻ لاءِ سموليشن آپشن کي فعال ڪريو، ۽ صرف ڪمپيليشن ۽ هارڊويئر ڊيزائن ٺاهڻ لاءِ Synthesis آپشن کي چونڊيو.amples.
   نوٽ: اڳوڻي تيampلي ڊيزائن ٽيب، ٺاهيل HDL فارميٽ جي تحت، صرف ويريلوگ HDL موجود آهي. هي IP ڪور VHDL کي سپورٽ نٿو ڏئي.
7. ٽارگيٽ ڊولپمينٽ کٽ تحت Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit يا Agilex F-series Transceiver-SoC ڊولپمينٽ کٽ چونڊيو.
   نوٽ: ڊولپمينٽ کٽ جيڪو توهان چونڊيو آهي اهو قدم ۾ ڊوائيس جي چونڊ کي ختم ڪري ٿو
   1. Intel Stratix 10 اي ٽائل ٽارگيٽ ڊيوائس 1SG280LU3F50E3VGS1 آهي.
   2. Intel Agilex اي ٽائل ڊيوائس ٽارگيٽ AGFB014R24A2E2VR0 آهي.
8. ڪلڪ ڪريو Generate Exampلي ڊيزائن بٽڻ. منتخب ڪريو Exampلي ڊيزائن ڊاريڪٽري ونڊو ظاهر ٿئي ٿي.
9. جيڪڏهن توهان ڊزائن کي تبديل ڪرڻ چاهيو ٿا example ڊاريڪٽري جو رستو يا نالو ڏيکاريل ڊفالٽ مان (alt_e40c3_0_example_design)، نئين رستي ڏانهن براؤز ڪريو ۽ نئين ڊيزائن کي ٽائپ ڪريو exampلي ڊاريڪٽري جو نالو (ample_dir>).
10. OK تي ڪلڪ ڪريو.

لاڳاپيل معلومات

• IP ڪور پيٽرولر
  توهان جي IP ڪور کي ترتيب ڏيڻ بابت وڌيڪ معلومات مهيا ڪري ٿي.
• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA ڊولپمينٽ کٽ

ڊيزائن Exampپيرا ميٽرز

پيرا ميٽرز ۾ Exampلي ڊيزائن ٽيب

پيرا ميٽر	وصف
منتخب ڪريو ڊيزائن	دستياب اڳوڻيampIP پيٽرولر سيٽنگون لاء ڊزائينز. جڏهن توهان Preset لائبريري مان هڪ ڊزائين چونڊيو ٿا، هي فيلڊ چونڊيل ڊيزائن کي ڏيکاري ٿو.
Exampلي ڊزائن Files	جي fileمختلف ترقي جي مرحلي لاء پيدا ڪرڻ لاء. •    سمجهاڻي- ضروري پيدا ڪري ٿو files ex simulating لاءِampلي ڊيزائن. •    سنٿاس- ٺهڪندڙ ٺاهي ٿو fileايس. اهي استعمال ڪريو fileهارڊويئر ٽيسٽنگ لاءِ Intel Quartus Prime Pro Edition سافٽ ويئر ۾ ڊيزائن کي گڏ ڪرڻ ۽ مستحڪم ٽائيمنگ تجزيو انجام ڏيڻ.
پيدا ڪرڻ File فارميٽ	RTL جي شڪل files تخليق لاءِ - ويريلوگ يا وي ايڇ ڊي ايل.
بورڊ چونڊيو	سپورٽ هارڊويئر ڊيزائن جي عمل لاءِ. جڏهن توهان هڪ Intel ڊولپمينٽ بورڊ چونڊيو ٿا، ته ٽارگيٽ ڊوائيس اھو آھي جيڪو ڊيوائس سان ملندو آھي ڊولپمينٽ کٽ تي. جيڪڏهن هي مينيو موجود نه آهي، توهان جي چونڊيل اختيارن لاءِ ڪو به سپورٽ ٿيل بورڊ نه آهي. Agilex F-series Transceiver-SoC ڊولپمينٽ کٽ: هي اختيار توهان کي اجازت ڏئي ٿو ته ڊزائن کي جانچڻ جي exampچونڊيل Intel FPGA IP ڊولپمينٽ کٽ تي. هي اختيار خودڪار طريقي سان چونڊيندو آهي ٽارگيٽ ڊوائيس جو AGFB014R24A2E2VR0. جيڪڏهن توهان جي بورڊ جي نظر ثاني ۾ مختلف ڊيوائس گريڊ آهي، ته توهان ٽارگيٽ ڊيوائس تبديل ڪري سگهو ٿا.
جاري رهيو…

پيرا ميٽر

وصف

Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit: هي اختيار توهان کي اجازت ڏئي ٿو ته ڊزائن کي جانچڻ جي exampچونڊيل Intel FPGA IP ڊولپمينٽ کٽ تي. هي اختيار خودڪار طريقي سان چونڊيندو آهي ٽارگيٽ ڊوائيس جو 1ST280EY2F55E2VG. جيڪڏهن توهان جي بورڊ جي نظر ثاني ۾ مختلف ڊيوائس گريڊ آهي، ته توهان ٽارگيٽ ڊيوائس تبديل ڪري سگهو ٿا. ڪو به: هي اختيار خارج ڪري ٿو هارڊويئر جا حصا ڊيزائن لاءِ exampلي.

ڊاريڪٽري جي جوڙجڪ
گھٽ ويڪرائي E-Tile 40G Ethernet IP ڪور ڊيزائن example file ڊاريڪٽري هيٺ ڏنل ٺاهيل تي مشتمل آهي files ڊزائينز لاءِ exampلي.

ٺاهيل ڊيزائن لاء ڊائريڪٽري جي جوڙجڪ Example

• تخليق files (صرف تخليق لاءِ ٽيسٽ بينچ) ۾ واقع آهنample_dir>/example_testbench.
• تالیف-صرف exampلي ڊيزائن ۾ واقع آهيample_dir>/ compilation_test_design.
• هارڊويئر جي ترتيب ۽ ٽيسٽ files (هارڊويئر ڊيزائن example) ۾ واقع آهنample_dir>/hardware_test_design

ڊاريڪٽري ۽ File وضاحتون

File نالا	وصف
eth_ex_40g.qpf	Intel Quartus Prime پروجيڪٽ file.
eth_ex_40g.qsf	Intel Quartus Prime پروجيڪٽ سيٽنگون file.
جاري رهيو…

File نالا	وصف
eth_ex_40g.sdc	Synopsys * ڊيزائن جي پابنديون file. توھان ھن کي نقل ڪري سگھو ٿا ۽ تبديل ڪري سگھو ٿا file توھان جي پنھنجي گھٽ دير واري اي-ٽائل 40G Ethernet Intel FPGA IP ڊيزائن لاءِ.
eth_ex_40g.srf	Intel Quartus Prime پروجيڪٽ پيغام دٻائڻ جو قاعدو file.
eth_ex_40g.v	اعلي سطحي ويريلوگ HDL ڊيزائن اڳوڻيample file.
eth_ex_40g_clock.sdc	Synopsys ڊيزائن جي پابنديون file گھڙين لاءِ.
عام/	هارڊويئر ڊيزائن exampجي حمايت files.
hwtest/main.tcl	مکيه file سسٽم ڪنسول تائين رسائي لاءِ.

ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ
توهان ڪمانڊ پرامپٽ مان نقلي اسڪرپٽ هلائڻ سان ڊزائن کي ترتيب ۽ نقل ڪري سگهو ٿا.

1. ڪمانڊ پرامپٽ تي، ڪم ڪندڙ ڊاريڪٽري کي تبديل ڪريوample_dir>/example_testbench.
2. پنھنجي پسند جي سپورٽ ٿيل سموليٽر لاءِ نقلي اسڪرپٽ ھلايو. اسڪرپٽ گڏ ڪري ٿو ۽ ٽيسٽ بينچ کي سمائيٽر ۾ هلائي ٿو

ٽيسٽ بينچ کي ترتيب ڏيڻ لاء هدايتون

سمائيٽر	هدايتون
ماڊل سم*	ڪمانڊ لائن ۾، ٽائپ ڪريو vsim -do run_vsim.do. جيڪڏهن توهان ماڊل سم GUI کي آڻڻ کان سواءِ تخليق ڪرڻ چاهيو ٿا، ٽائپ ڪريو vsim -c -do run_vsim.do. نوٽ: ModelSim-AE ۽ ModelSim-ASE سموليٽر هن IP ڪور کي نقل نٿا ڪري سگهن. توھان کي ھڪڙو ٻيو سپورٽ ٿيل ModelSim simulator استعمال ڪرڻ گھرجي جھڙوڪ ModelSim SE.
VCS*	ڪمانڊ لائن ۾، ٽائپ ڪريو sh run_vcs.sh
VCS MX	ڪمانڊ لائن ۾، ٽائپ ڪريو sh run_vcsmx.sh. ھن اسڪرپٽ کي استعمال ڪريو جڏھن ڊزائن ۾ ويريلوگ HDL ۽ سسٽم Verilog سان گڏ VHDL.
NCSim	ڪمانڊ لائن ۾، ٽائپ ڪريو sh run_ncsim.sh
ايڪسيليم*	ڪمانڊ لائن ۾، ٽائپ ڪريو sh run_xcelium.sh

ھڪڙي ڪامياب تخليق ھيٺ ڏنل پيغام سان ختم ٿئي ٿي: سموليشن پاس ڪيو ويو. يا ٽيسٽ بينچ مڪمل. ڪامياب مڪمل ٿيڻ کان پوء، توهان نتيجن جو تجزيو ڪري سگهو ٿا.

ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ Exampهارڊويئر ۾
Intel FPGA IP بنيادي پيٽرولر ايڊيٽر توهان کي ترتيب ڏيڻ ۽ ترتيب ڏيڻ جي اجازت ڏئي ٿو ڊيزائن exampهڪ ٽارگيٽ ڊولپمينٽ کٽ تي

ھڪڙي ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ لاء اڳampهارڊويئر تي، انهن قدمن تي عمل ڪريو:

1. لانچ ڪريو Intel Quartus Prime Pro Edition سافٽ ويئر ۽ چونڊيو پروسيسنگ ➤ ڊيزائن کي گڏ ڪرڻ لاءِ ڪمپليشن شروع ڪريو.
2. توھان کان پوء ھڪڙو SRAM اعتراض ٺاھيو file .sof، هارڊويئر ڊيزائن کي پروگرام ڪرڻ لاءِ هنن قدمن تي عمل ڪريوampلي انٽيل ڊوائيس تي:
   1. چونڊيو اوزار ➤ پروگرامر.
   2. پروگرامر ۾، هارڊويئر سيٽ اپ تي ڪلڪ ڪريو.
   3. هڪ پروگرامنگ ڊوائيس چونڊيو.
   4. چونڊيو ۽ شامل ڪريو Intel TX بورڊ پنھنجي Intel Quartus Prime Pro Edition سيشن ۾.
   5. پڪ ڪريو ته موڊ سيٽ ڪيو ويو آهي JTAG.
   6. Intel ڊوائيس چونڊيو ۽ ڊيوائس شامل ڪريو تي ڪلڪ ڪريو. پروگرامر توهان جي بورڊ تي ڊوائيسز جي وچ ۾ رابطن جو هڪ بلاڪ ڊراگرام ڏيکاري ٿو.
   7. توهان جي .sof سان قطار ۾، .sof لاء باڪس چيڪ ڪريو.
   8. .sof لاءِ پروگرام/ڪانفيگر آپشن کي آن ڪريو.
   9. ڪلڪ ڪريو شروع.

لاڳاپيل معلومات

• درجه بندي ۽ ٽيم جي بنياد تي ڊيزائن لاء واڌارو تاليف
• پروگرامنگ Intel FPGA ڊوائيسز

هارڊويئر ڊيزائن ۾ ٽارگيٽ ڊيوائس کي تبديل ڪرڻ Example
جيڪڏهن توهان Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit چونڊيو آهي توهان جي ٽارگيٽ ڊيوائس طور، گھٽ ليٽيسي اي-ٽائل 40G Ethernet Intel FPGA IP ڪور هڪ هارڊويئر ايڪس ٺاهي ٿو.ampٽارگيٽ ڊيوائس 1ST280EY2F55E2VG لاءِ لي ڊيزائن. جيڪڏهن توهان Agilex F-series Transceiver-SoC ڊولپمينٽ کٽ کي پنهنجي ٽارگيٽ ڊيوائس طور چونڊيو آهي، گهٽ ليٽيسي اي-ٽائل 40G Ethernet Intel FPGA IP ڪور هڪ هارڊويئر ٺاهي ٿوampٽارگيٽ ڊيوائس لاءِ لي ڊيزائن AGFB014R24A2E2VR0. بيان ڪيل ٽارگيٽ ڊوائيس توهان جي ڊولپمينٽ کٽ تي ڊوائيس کان مختلف ٿي سگهي ٿي. توهان جي هارڊويئر ڊيزائن ۾ ٽارگيٽ ڊيوائس کي تبديل ڪرڻ لاء اڳampپوء، انهن قدمن تي عمل ڪريو:

1. Intel Quartus Prime Pro Edition سافٽ ويئر لانچ ڪريو ۽ هارڊويئر ٽيسٽ پروجيڪٽ کوليو file /hardware_test_design/eth_ex_40g.qpf.
2. تي اسائنمنٽس مينيو، ڪلڪ ڪريو ڊوائيس. ڊوائيس ڊائلاگ باڪس ظاهر ٿئي ٿو.
3. ڊيوائس ڊائلاگ باڪس ۾، چونڊيو اي ٽائل تي ٻڌل ٽارگيٽ ڊيوائس ٽيبل جيڪا توهان جي ڊولپمينٽ کٽ تي ڊيوائس پارٽ نمبر سان ملي ٿي. Intel تي ڊولپمينٽ کٽ جي لنڪ ڏانھن وڃو webو moreيڪ معلومات لاءِ سائيٽ.
4. هڪ ترت ظاهر ٿئي ٿو جڏهن توهان هڪ ڊوائيس چونڊيو، جيئن هيٺ ڏنل شڪل ۾ ڏيکاريل آهي. پيدا ٿيل پن اسائنمنٽس ۽ I/O اسائنمنٽس کي محفوظ ڪرڻ لاءِ نه چونڊيو.
   ڊوائيس جي چونڊ لاءِ Intel Quartus Prime Prompt
5. توهان جي ڊزائن جي مڪمل تاليف انجام ڏيو.

توھان ھاڻي پنھنجي هارڊويئر تي ڊيزائن کي جانچي سگھو ٿا.

لاڳاپيل معلومات

• Intel Stratix 10 E-Tile TX Signal Integrity Development Kit
• Intel Agilex F-Series FPGA ڊولپمينٽ کٽ

هارڊويئر ۾ گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP ڊيزائن کي جانچڻ
توهان جي مرتب ڪرڻ کان پوءِ گھٽ ليٽيسي اي ٽائل 40G ايٿرنيٽ انٽيل FPGA IP ڪور ڊيزائن اڳampلي ۽ ان کي پنهنجي انٽيل ڊيوائس تي ترتيب ڏيو، توھان استعمال ڪري سگھوٿا سسٽم ڪنسول کي پروگرام ڪرڻ لاءِ IP ڪور ۽ ان جي ايمبيڊڊ Native PHY IP ڪور رجسٽرز. سسٽم ڪنسول کي چالو ڪرڻ ۽ هارڊويئر ڊيزائن کي جانچڻ لاءِ exampپوء، انهن قدمن تي عمل ڪريو:

1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، چونڊيو اوزار ➤ سسٽم ڊيبگنگ اوزار ➤ سسٽم ڪنسول شروع ڪرڻ لاءِ سسٽم ڪنسول.
2. Tcl ڪنسول پين ۾، ٽائيپ ڪريو cd hwtest ڊاريڪٽري کي تبديل ڪرڻ لاءِ /hardware_test_design/hwtest.
3. ٽائپ ڪريو ذريعو main.tcl J سان ڪنيڪشن کولڻ لاءِTAG ماسٽر

اضافي ڊيزائن Exampلي آرڊر موجود آهن IP ڪور پروگرام ڪرڻ لاءِ:

• chkphy_status: ڏيکاري ٿو گھڙي جي تعدد ۽ PHY تالا جي حالت.
• chkmac_stats: ڏيکاري ٿو قدرن کي MAC شماريات جي شمارن ۾.
• clear_all_stats: IP بنيادي شماريات ڳڻپيندڙن کي صاف ڪري ٿو.
• start_pkt_gen: پيڪٽ جنريٽر شروع ٿئي ٿو.
• stop_pkt_gen: پيڪيٽ جنريٽر کي روڪي ٿو.
• sys_reset_digital_analog: سسٽم ري سيٽ.
• loop_on: اندروني سيريل لوپ بيڪ کي چالو ڪري ٿو
• loop_off: اندروني سيريل لوپ بيڪ کي بند ڪري ٿو.
• reg_read : واپسي تي IP ڪور رجسٽر قدر .
• reg_write : لکي ٿو ايڊريس تي IP ڪور رجسٽر ڏانهن .

ڊيزائن جي هارڊويئر ٽيسٽنگ سيڪشن ۾ ٽيسٽ جي طريقيڪار تي عمل ڪريو example ۽ سسٽم ڪنسول ۾ امتحان جا نتيجا ڏسو.

لاڳاپيل معلومات
سسٽم ڪنسول سان ڊيزائن جو تجزيو ۽ ڊيبگنگ

ڊيزائن Exampوضاحت

اي ٽائل تي ٻڌل 40G Ethernet ڊيزائن example گهٽ ليٽيسي اي-ٽائل 40G Ethernet Intel FPGA IP ڪور جي ڪمن کي ظاهر ڪري ٿو، اي-ٽائل تي ٻڌل ٽرانسيور انٽرفيس سان IEEE 802.3ba معياري CAUI-4 وضاحتن جي تعميل سان. توھان ٺاھي سگھوٿا ڊيزائن مان Exampلي ڊيزائن ٽيب ۾ گھٽ ليٽيسي اي ٽائل 40G Ethernet Intel FPGA IP پيٽرولر ايڊيٽر.
ڊيزائن ٺاهڻ لاءِ exampلي، توھان کي پھريون پھريائين پيراميٽر جي قيمت مقرر ڪرڻ گھرجي IP بنيادي تبديليءَ لاءِ توھان جو ارادو آھي توھان جي آخري پراڊڪٽ ۾ پيدا ڪرڻ. ڊيزائن ٺاهي رهيو آهي اڳوڻيample IP ڪور جي ڪاپي ٺاهي ٿو؛ ٽيسٽ بينچ ۽ هارڊويئر ڊيزائن اڳوڻيample هن تغير کي DUT طور استعمال ڪريو. جيڪڏهن توهان DUT لاءِ پيرا ميٽر جي قيمتن کي مقرر نه ڪيو آهي ته جيئن توهان جي آخري پراڊڪٽ ۾ پيراميٽر جي قيمتن سان ملن، ڊيزائن اڳوڻيampتوهان جي ٺاهيل IP بنيادي تبديلي کي استعمال نه ڪندو آهي جيڪو توهان چاهيو ٿا.

نوٽ:
ٽيسٽ بينچ IP ڪور جو بنيادي امتحان ڏيکاري ٿو. اهو مقصد نه آهي ته هڪ مڪمل تصديق واري ماحول لاء متبادل هجي. توهان کي لازمي طور تي وڌيڪ وسيع تصديق ڪرڻ گهرجي توهان جي پنهنجي Low Latency E-Tile 40G Ethernet Intel FPGA IP ڊيزائن جي تخليق ۽ هارڊويئر ۾.

خاصيتون

• Intel Stratix 40 يا Intel Agilex ڊوائيس استعمال ڪندي اي ٽائل ٽرانسيور لاءِ 10G Ethernet MAC/PCS IP ڪور کي سپورٽ ڪري ٿو.
• پريمبل پاس-ذريعي ۽ لنڪ ٽريننگ کي سپورٽ ڪري ٿو.
• ٺاھي ٿو ڊيزائن exampايم اي سي اسٽيٽس ڪائونٽر جي خصوصيت سان.
• ٽيسٽ بينچ ۽ تخليق اسڪرپٽ مهيا ڪري ٿي.

هارڊويئر ۽ سافٽ ويئر گهرجون
اڳوڻي کي جانچڻ لاءampلي ڊيزائن، هيٺ ڏنل هارڊويئر ۽ سافٽ ويئر استعمال ڪريو:

• Intel Quartus Prime Pro Edition سافٽ ويئر
• سسٽم ڪنسول
• ModelSim، VCS، VCS MX، NCSim، يا Xcelium Simulator
• Intel Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit يا Intel Agilex F-series Transceiver-SoC ڊولپمينٽ کٽ

فنڪشنل وضاحت
هي سيڪشن بيان ڪري ٿو 40G Ethernet MAC/PCS IP ڪور استعمال ڪندي اي ٽائل تي ٻڌل ٽرانسيور ۾ Intel ڊوائيس. منتقلي جي هدايت ۾، MAC ڪلائنٽ فريم کي قبول ڪري ٿو ۽ انٽر-پيڪٽ گپ (IPG)، پريمبل، فريم ڊيليميٽر جي شروعات (SFD)، پيڊنگ، ۽ سي آر سي بٽس داخل ڪري ٿو ان کي PHY ڏانهن منتقل ڪرڻ کان اڳ. PHY MAC فريم کي انڪوڊ ڪري ٿو جيئن ميڊيا جي ريموٽ آخر تائين قابل اعتماد ٽرانسميشن لاءِ گهربل هجي. وصولي جي هدايت ۾، PHY فريم کي MAC ڏانهن منتقل ڪري ٿو. MAC PHY کان فريم قبول ڪري ٿو، چيڪ ڪري ٿو، CRC، پريمبل، ۽ SFD کي پٽي ٿو، ۽ باقي فريم کي ڪلائنٽ ڏانهن منتقل ڪري ٿو.

سمجهاڻي

ٽيسٽ بينچ ٽريفڪ موڪلي ٿو IP ڪور ذريعي، منتقلي واري پاسي کي مشق ڪندي ۽ IP ڪور جي پاسي وصول ڪري ٿو.

گھٽ ويڪرائي E-Tile 40G Ethernet Design Exampلي بلاڪ ڊاگرام

تخليقي ڊيزائن Exampاعلي سطحي امتحان file بنيادي_avl_tb_top.sv آهي. هي file PHY کي 156.25 Mhz جي ڪلڪ ريفرنس clk_ref مهيا ڪري ٿي. ان ۾ 10 پيڪيٽ موڪلڻ ۽ وصول ڪرڻ جو ڪم شامل آهي.

گھٽ ويڪرائي E-Tile 40G Ethernet Core Testbench File وضاحتون

File نالا	وصف
ٽيسٽ بينچ ۽ تخليق Files
بنيادي_avl_tb_top.sv	اعليٰ سطحي ٽيسٽ بينچ file. ٽيسٽ بينچ DUT کي فوري ڪري ٿو ۽ پيڪٽ ٺاهڻ ۽ قبول ڪرڻ لاءِ Verilog HDL ڪمن کي هلائي ٿو.
بنيادي_avl_tb_top_nc.sv	اعليٰ سطحي ٽيسٽ بينچ file NCSim simulator سان هم آهنگ.
بنيادي_avl_tb_top_msim.sv	اعليٰ سطحي ٽيسٽ بينچ file ModelSim simulator سان هم آهنگ.
ٽيسٽ بينچ اسڪرپٽ
run_vsim.do	مينٽر گرافڪس * ماڊل سم اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاءِ.
run_vcs.sh	ٽيسٽ بينچ کي هلائڻ لاءِ Synopsys VCS اسڪرپٽ.
جاري رهيو…

File نالا	وصف
run_vcsmx.sh	ٽيسٽ بينچ کي هلائڻ لاءِ Synopsys VCS MX اسڪرپٽ (گڏيل Verilog HDL ۽ VHDL سان سسٽم Verilog).
run_ncsim.sh	Cadence NCSim اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاء.
run_xcelium.sh	Cadence Xcelium اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاء.

ڪامياب ٽيسٽ رن ھيٺ ڏنل رويي جي تصديق ڪندي ٻاھر ڏيکاري ٿو:

1. انتظار ڪري رهيو آهي RX ڪلاڪ لاءِ
2. ڇپائي PHY اسٽيٽس
3. 10 پيڪيجز موڪلڻ
4. 10 پيڪيجز وصول ڪرڻ
5. ڏيکاريندي "Testbench مڪمل."

هيٺيون ايسampلي آئوٽ هڪ ڪامياب تخليق ٽيسٽ رن کي بيان ڪري ٿو:

• # RX جي ترتيب جي انتظار ۾
• #RX ڊيسڪ بند ڪيو ويو
• #RX لين جي ترتيب کي بند ڪيو ويو
• #TX فعال
• #**پيڪٽ 1 موڪلڻ...
• #**پيڪٽ 2 موڪلڻ...
• #**پيڪٽ 3 موڪلڻ...
• #**پيڪٽ 4 موڪلڻ...
• #**پيڪٽ 5 موڪلڻ...
• #**پيڪٽ 6 موڪلڻ...
• #**پيڪٽ 7 موڪلڻ...
• #**وصول ٿيل پيڪٽ 1...
• #**پيڪٽ 8 موڪلڻ...
• #**وصول ٿيل پيڪٽ 2...
• #**پيڪٽ 9 موڪلڻ...
• #**وصول ٿيل پيڪٽ 3...
• #**پيڪٽ 10 موڪلڻ...
• #**وصول ٿيل پيڪٽ 4...
• #**وصول ٿيل پيڪٽ 5...
• #**وصول ٿيل پيڪٽ 6...
• #**وصول ٿيل پيڪٽ 7...
• #**وصول ٿيل پيڪٽ 8...
• #**وصول ٿيل پيڪٽ 9...
• #**وصول ٿيل پيڪٽ 10...

لاڳاپيل معلومات
ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ صفحي 7 تي

هارڊويئر جاچ
هارڊويئر ڊيزائن ۾ اڳوڻيampلي، توهان IP ڪور کي اندروني سيريل لوپ بڪ موڊ ۾ پروگرام ڪري سگهو ٿا ۽ ٽرانسمٽ پاسي تي ٽرئفڪ پيدا ڪري ٿو جيڪا وصولي واري پاسي کان واپس ڦري ٿي.

گھٽ ويڪرائي E-Tile 40G Ethernet IP هارڊويئر ڊيزائن Exampهاء ليول بلاڪ ڊراگرام

گھٽ ويڪرائي E-Tile 40G Ethernet هارڊويئر ڊيزائن exampهيٺ ڏنل اجزاء شامل آهن:

• گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP ڪور.
• ڪلائنٽ منطق جيڪو همراه ڪري ٿو IP ڪور جي پروگرامنگ، ۽ پيڪٽ نسل ۽ چڪاس.
• IOPLL هڪ 100 MHz گھڙي پيدا ڪرڻ لاءِ 50 MHz ان پٽ گھڙي کان هارڊويئر ڊيزائن تائينampلي.
• JTAG ڪنٽرولر جيڪو انٽيل سسٽم ڪنسول سان رابطو ڪري ٿو. توهان سسٽم ڪنسول ذريعي ڪلائنٽ منطق سان رابطو ڪريو.

پروسيس تي عمل ڪريو مهيا ڪيل لاڳاپيل معلومات لنڪ تي ڊزائينز کي جانچڻ لاءِ exampچونڊيل هارڊويئر ۾.

لاڳاپيل معلومات

• پيج 40 تي هارڊويئر ۾ گھٽ دير واري اي-ٽائل 9G Ethernet Intel FPGA IP ڊيزائن جي جانچ ڪندي
• سسٽم ڪنسول سان ڊيزائن جو تجزيو ۽ ڊيبگنگ

اندروني لوپ بيڪ ٽيسٽ
اندروني لوپ بيڪ ٽيسٽ انجام ڏيڻ لاءِ ھنن قدمن کي ھلايو:

1. سسٽم کي ري سيٽ ڪريو.
   sys_reset_digital_analog
2. گھڙي جي تعدد ۽ PHY اسٽيٽس ڏيکاريو.
   chkphy_status
3. اندروني لوپ بيڪ ٽيسٽ کي چالو ڪريو.
   loop_on
4. گھڙي جي تعدد ۽ PHY اسٽيٽس ڏيکاريو. rx_clk مقرر ڪيو ويو آهي 312.5 MHz ۽
   rx_pcs_ready 1 تي سيٽ ڪيو ويو آهي.
   chkphy_status
5. پيڪٽ جنريٽر شروع ڪريو.
   start_pkt_gen
6. پيڪيٽ جنريٽر کي روڪيو.
   stop_pkt_gen
7. Review منتقل ٿيل ۽ وصول ٿيل پيڪرن جو تعداد.
   chkmac_stats
8. اندروني لوپ بيڪ ٽيسٽ کي بند ڪريو.
   loop_off

خارجي لوپ بيڪ ٽيسٽ
خارجي لوپ بڪ ٽيسٽ انجام ڏيڻ لاءِ ھنن قدمن کي ھلايو:

1. سسٽم کي ري سيٽ ڪريو.
   sys_reset_digital_analog
2. گھڙي جي تعدد ۽ PHY اسٽيٽس ڏيکاريو. rx_clk مقرر ڪيو ويو آهي 312.5 MHz ۽
   rx_pcs_ready 1. chkphy_status تي سيٽ ٿيل آهي
3. پيڪٽ جنريٽر شروع ڪريو.
   start_pkt_gen
4. پيڪيٽ جنريٽر کي روڪيو.
   stop_pkt_gen
5. Review منتقل ٿيل ۽ وصول ٿيل پيڪرن جو تعداد.
   chkmac_stats

گھٽ ويڪرائي E-Tile 40G Ethernet Design Exampلي رجسٽرز

گھٽ ويڪرائي E-Tile 40G Ethernet هارڊويئر ڊيزائن Example رجسٽر نقشو
ميموري ميپ ٿيل رجسٽر رينجز کي لسٽ ڪري ٿو هارڊويئر ڊيزائن example. توهان سسٽم ڪنسول ۾ reg_read ۽ reg_write افعال سان انهن رجسٽر تائين رسائي حاصل ڪريو.

لفظ آفسٽ	رجسٽر جو قسم
0x300-0x3FF	PHY رجسٽر
0x400-0x4FF	TX MAC رجسٽرڊ
0x500-0x5FF	RX MAC رجسٽر
0x800-0x8FF	شماريات جي انسداد رجسٽر - TX هدايت
0x900-0x9FF	شماريات انسداد رجسٽر - RX هدايت
0x1000-1016	پيڪيٽ ڪلائنٽ رجسٽر

پيڪيٽ ڪلائنٽ رجسٽر
توھان ترتيب ڏئي سگھوٿا گھٽ ويڪرائي E-Tile 40G Ethernet هارڊويئر ڊيزائن exampڪلائنٽ رجسٽرز کي پروگرام ڪندي.

اضافو	نالو	بٽ	وصف	HW ري سيٽ ويليو	پهچ
0x1008	پيڪٽ جي سائيز جي ترتيب	[29:0]	بائيٽ ۾ منتقلي پيڪٽ جي سائيز کي بيان ڪريو. ھنن بِٽن کي PKT_GEN_TX_CTRL رجسٽر تي انحصار آھي. • بٽ [29:16]: بائيٽ ۾ پيڪيٽ جي سائيز جي مٿين حد کي بيان ڪريو. اهو صرف وڌندڙ موڊ تي لاڳو ٿئي ٿو. • بٽ [13:0]: - فڪسڊ موڊ لاءِ، اهي بٽس ٽرانسمٽ پيڪٽ جي سائيز کي بائيٽ ۾ بيان ڪن ٿا. - واڌاري واري موڊ لاءِ، ھي بٽ ھڪڙي پيڪٽ لاءِ وڌندڙ بائيٽ بيان ڪن ٿا.	0x25800040	RW
0x1009	پيڪٽ نمبر ڪنٽرول	[31:0]	پيڪٽ جنريٽر مان منتقل ڪرڻ لاءِ پيڪن جو تعداد بيان ڪريو.	0xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• بٽ [0]: محفوظ. • بٽ [1]: پيڪٽ جنريٽر بيٽ کي غير فعال ڪري ٿو. پيڪٽ جنريٽر کي بند ڪرڻ لاءِ هن بٽ کي 1 جي قيمت تي سيٽ ڪريو، ۽ پيڪٽ جنريٽر کي چالو ڪرڻ لاءِ ان کي 0 جي قيمت تي ري سيٽ ڪريو. • بٽ [2]: محفوظ. • بٽ [3]: 1 جي قيمت آهي جيڪڏهن IP ڪور MAC لوپ بيڪ موڊ ۾ آهي؛ جي قيمت 0 آھي جيڪڏھن پيڪٽ ڪلائنٽ پيڪٽ جنريٽر استعمال ڪري ٿو.	0x6	RW
جاري رهيو…

اضافو	نالو	بٽ	وصف	HW ري سيٽ ويليو	پهچ
			• بٽ [5:4]: - 00: بي ترتيب موڊ - 01: فڪسڊ موڊ - 10: واڌارو موڊ • بٽ [6]: 1x0 رجسٽر استعمال ڪرڻ لاءِ ھن بٽ کي 1009 تي سيٽ ڪريو پيڪٽ جنريٽر کي بند ڪرڻ لاءِ ھڪ مقرر ٿيل تعداد جي بنياد تي منتقل ڪرڻ لاءِ. ٻي صورت ۾، بٽ [1] جو PKT_GEN_TX_CTRL رجسٽر استعمال ڪيو ويندو آهي پيڪٽ جنريٽر کي بند ڪرڻ لاءِ. • بٽ [7]: - 1: پيڪٽ جي وچ ۾ بغير بغير ٽرانسميشن لاء. - 0: پيڪٽ جي وچ ۾ بي ترتيب واري فرق سان ٽرانسميشن لاءِ.
0x1011	منزل جو پتو گھٽ 32 بٽ	[31:0]	منزل جو پتو (هيٺيون 32 بٽ)	0x56780ADD	RW
0x1012	منزل جو پتو مٿي 16 بٽ	[15:0]	منزل جو پتو (مٿيون 16 بٽ)	0x1234	RW
0x1013	ماخذ ايڊريس 32 بٽ گھٽ	[31:0]	ذريعو ايڊريس (هيٺيون 32 بٽ)	0x43210ADD	RW
0x1014	ماخذ ايڊريس مٿي 16 بٽ	[15:0]	ذريعو پتو (مٿيون 16 بٽ)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC لوپ بيڪ ري سيٽ. ڊيزائن کي ري سيٽ ڪرڻ لاءِ 1 جي قيمت تي سيٽ ڪريو exampلي ميڪ لوپ بيڪ.	1'b0	RW

لاڳاپيل معلومات
گھٽ ليٽيسي اي-ٽائل 40G ايٿرنيٽ ڪنٽرول ۽ اسٽيٽس رجسٽر وضاحتون بيان ڪري ٿي گھٽ ليٽيسي اي-ٽائل 40G ايٿرنيٽ IP ڪور رجسٽرز.

ڊيزائن Exampلي انٽرفيس سگنل
گھٽ ويڪرائي E-Tile 40G Ethernet testbench پاڻ ۾ شامل آهي ۽ توهان کي ڪنهن به ان پٽ سگنلن کي هلائڻ جي ضرورت ناهي.

گھٽ ويڪرائي E-Tile 40G Ethernet هارڊويئر ڊيزائن Exampلي انٽرفيس سگنل

سگنل	ھدايت	تبصرا
clk50	ان پٽ	هي ڪلاڪ بورڊ جي اوسيليٽر ذريعي هلائي ويندي آهي. • Intel Stratix 50 بورڊ تي 10 MHz تي ڊرائيو. • Intel Agilex بورڊ تي 100 MHz تي ڊرائيو. هارڊويئر ڊيزائن Example هن گھڙي کي ڊيوائس تي IOPLL جي انپٽ ڏانهن رستو ڏئي ٿو ۽ IOPLL کي ترتيب ڏئي ٿو 100 MHz گھڙي اندروني طور تي هلائڻ لاءِ.
clk_ref	ان پٽ	156.25 MHz تي ڊرائيو.
جاري رهيو…

سگنل	ھدايت	تبصرا
cpu_resetn	ان پٽ	IP ڪور ري سيٽ ڪريو. فعال گهٽ. ڊرائيو ڪري ٿو عالمي هارڊ ري سيٽ csr_reset_n کي IP ڪور ڏانهن.
tx_serial[3:0]	ٻاھر	ٽرانسيور PHY آئوٽ سيريل ڊيٽا.
rx_serial[3:0]	ان پٽ	ٽرانسيور PHY ان پٽ سيريل ڊيٽا.
user_led[7:0]	ٻاھر	اسٽيٽس سگنلز. هارڊويئر ڊيزائن Example انهن بٽن کي ڳنڍيندو آهي LEDs کي ٽارگيٽ بورڊ تي هلائڻ لاءِ. انفرادي بٽ هيٺ ڏنل سگنل جي قيمتن ۽ ڪلاڪ جي رويي کي ظاهر ڪن ٿا: • [0]: مکيه ري سيٽ سگنل IP ڪور ڏانهن • [1]: ورهايل نسخو clk_ref • [2]: ورهايل نسخو clk50 • [3]: ورهايل نسخو 100 MHz اسٽيٽس ڪلاڪ • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

لاڳاپيل معلومات
انٽرفيس ۽ سگنل جي تفصيل مهيا ڪري ٿي گھٽ ليٽيسي E-Tile 40G Ethernet IP بنيادي سگنلن جا تفصيلي بيان ۽ انٽرفيس جن سان اھي تعلق رکن ٿا.

گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP آرڪائيوز
جيڪڏهن هڪ IP ڪور نسخو درج نه ڪيو ويو آهي، اڳوڻي IP ڪور ورزن لاء صارف گائيڊ لاڳو ٿئي ٿو.

Intel Quartus Prime نسخو	IP ڪور نسخو	استعمال ڪندڙ ھدايت
20.1	19.1.0	گھٽ ويڪرائي E-Tile 40G Ethernet Design Exampلي يوزر گائيڊ

Document Revision History for Low Latency E-tile 40G Ethernet Design Exampلي يوزر گائيڊ

دستاويزي نسخو	Intel Quartus Prime نسخو	IP نسخو	تبديليون
2020.06.22	20.2	20.0.0	Intel Agilex ڊوائيسز لاء ڊوائيس سپورٽ شامل ڪئي وئي.
2020.04.13	20.1	19.1.0	شروعاتي رليز.

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.

دستاويز / وسيلا

Intel Low Latency E-Tile 40G Ethernet Intel FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت گھٽ ويڪرائي E-Tile 40G Ethernet Intel FPGA IP ڊيزائن Example, Low Latency, E-Tile 40G Ethernet Intel FPGA IP Design Exampلي، Intel FPGA IP ڊيزائن Exampلي، IP ڊيزائن Example

حوالو

• استعمال ڪندڙ دستي